Перейти к содержанию

    

Quartus не компилит библиотеки для Active-HDL

Доброго всем!

 

Прошу подсказать, куда смотреть в простой, вроде-бы, ситуации: пытаюсь скомпилировать библиотеки по руководству, но вместо успешного завершения получаю это

 

Info: Changing the current directory to output directory C:/intelFPGA/16.1/active_hdl_libs ..
Info: Using Path C:/Aldec/Active-HDL-10.3-x64/BIN that was set in EDA Simulation Library Compiler Options
Info: Generating commands to compile library altera_ver ...
Info: Generating commands to compile library lpm_ver ...
Info: Generating commands to compile library sgate_ver ...
Info: Generating commands to compile library altera_mf_ver ...
Info: Generating commands to compile library altera_lnsim_ver ...
Info: Executing command file containing library compilation commands
Info: VHDL/Verilog/EDIF/SystemC Simulator build 10.3.3558.6081 
Info: © 1997-2016 Aldec, Inc. All rights reserved.
Info: License Number 0
Info: VSIMSA: Configuration files: `C:\Aldec\Active-HDL-10.3-x64\vlib\library.cfg', `C:\Aldec\Active-HDL-10.3-x64\BIN\vsimsa.cfg'
Info:  Welcome to VSIMSA!
Info:  This message was printed from `startup.do' macro file.
Info: alib -global altera_ver "C:/intelFPGA/16.1/active_hdl_libs/verilog_libs/altera_ver"
Info: "attrib" не является внутренней или внешней
Info: командой, исполняемой программой или пакетным файлом.
Info: "attrib" не является внутренней или внешней
Info: командой, исполняемой программой или пакетным файлом.
Error: ALIB: Error: Cannot create library
Info: temp_simlib_comp.tmp(2) Script: Break at line 2.
Info: onerror { exit }

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

А зачем Квартусу библиотеки Альдека? Я понимаю, если наоборот.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Здравствуйте.

Попробуйте запустить квартус от админа. Еще куча проблем возникает если учетная запись на русском языке. По крайней мере на восьмерке я это словил.

 

Доброго всем!

 

Прошу подсказать, куда смотреть в простой, вроде-бы, ситуации: пытаюсь скомпилировать библиотеки по руководству, но вместо успешного завершения получаю это

 

Info: Changing the current directory to output directory C:/intelFPGA/16.1/active_hdl_libs ..
Info: Using Path C:/Aldec/Active-HDL-10.3-x64/BIN that was set in EDA Simulation Library Compiler Options
Info: Generating commands to compile library altera_ver ...
Info: Generating commands to compile library lpm_ver ...
Info: Generating commands to compile library sgate_ver ...
Info: Generating commands to compile library altera_mf_ver ...
Info: Generating commands to compile library altera_lnsim_ver ...
Info: Executing command file containing library compilation commands
Info: VHDL/Verilog/EDIF/SystemC Simulator build 10.3.3558.6081 
Info: © 1997-2016 Aldec, Inc. All rights reserved.
Info: License Number 0
Info: VSIMSA: Configuration files: `C:\Aldec\Active-HDL-10.3-x64\vlib\library.cfg', `C:\Aldec\Active-HDL-10.3-x64\BIN\vsimsa.cfg'
Info:  Welcome to VSIMSA!
Info:  This message was printed from `startup.do' macro file.
Info: alib -global altera_ver "C:/intelFPGA/16.1/active_hdl_libs/verilog_libs/altera_ver"
Info: "attrib" не является внутренней или внешней
Info: командой, исполняемой программой или пакетным файлом.
Info: "attrib" не является внутренней или внешней
Info: командой, исполняемой программой или пакетным файлом.
Error: ALIB: Error: Cannot create library
Info: temp_simlib_comp.tmp(2) Script: Break at line 2.
Info: onerror { exit }

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Еще одна фишка может влиять - для запуска симулятора из-под квартуса нужно, чтобы лицензионный файл квартуса был указан через переменную среды LM_LICENSE_FILE.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
А зачем Квартусу библиотеки Альдека? Я понимаю, если наоборот.
Вот как раз наоборот и интересует.

 

Здравствуйте.

Попробуйте запустить квартус от админа. Еще куча проблем возникает если учетная запись на русском языке. По крайней мере на восьмерке я это словил.

Здравствуйте. Запись админа не помогла. Учётка исходно на английском. А вот ОСь - 7-ка 64. Осталось только на неё грешить, ибо на другом компе на 10х64 на такой же конфигурации Quartus-а и Active-HDL всё генерится без ошибок. Придётся переносить библиотеки.

 

Еще одна фишка может влиять - для запуска симулятора из-под квартуса нужно, чтобы лицензионный файл квартуса был указан через переменную среды LM_LICENSE_FILE.
В 16.1 переменная (Tools->License Setup) называется ALTERAD_LICENSE_FILE. Прописал, поставил галку, не помогло.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
В 16.1 переменная (Tools->License Setup) называется ALTERAD_LICENSE_FILE. Прописал, поставил галку, не помогло.

Переменная среды от номера версии не зависит. :)

ALTERAD_LICENSE_FILE - это "частный случай" LM_LISENSE_FILE, предназначеный только для Альтеры (а есть еще MGLS_LICENSE_FILE для Ментора и т.п.).

Создайте врукопашную лицензионный файл, в котором присутствуют и квартусовская, и альдековская лицензии.

Затем врукопашную создайте переменную среды (лучше системную) LM_LICENSE_FILE, чтобы она указывала на этот лицензионный файл. А ALTERAD_LICENSE_FILE прибейте.

И уже затем в квартусе взводите галку "Use LM_LICENSE_FILE variable".

Да, и еще одно замечание - юзерские переменные имеют приоритет перед системными. Поэтому оставьте одни системные переменные.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Вот как раз наоборот и интересует.
Я не понимаю тогда, что вам нужно.

Я понимаю, чтобы Альдек увидел симуляционные бибилиотека Квартуса. Они бывают нужны для симуляции.

Вы хотите, чтобы Квартус увидел какие-то бибилиотеки Альдека. Я не понимаю, для чего. Что Квартус там может найти полезного для себя?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
И уже затем в квартусе взводите галку "Use LM_LICENSE_FILE variable".

Где здесь что взводить?:

2018-03-15_18-15-11.png

 

 

Я не понимаю тогда, что вам нужно.
В первом же посте я написал, что мне нужно. В указанном мною документе всё подробно описано. Вам одному почему-то не понятно. Давайте ещё раз словами скажу: мне нужно, чтобы квартус сгенерировал библиотеки для алдека. Так понятнее?

Я понимаю, чтобы Альдек увидел симуляционные бибилиотека Квартуса. Они бывают нужны для симуляции.
Именно

Вы хотите, чтобы Квартус увидел какие-то бибилиотеки Альдека. Я не понимаю, для чего. Что Квартус там может найти полезного для себя?
Интересно было бы узнать, где вы такое прочли? ))

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Интересно было бы узнать, где вы такое прочли? ))
Я это прочёл в заголовке. Оказывается, я понял это неправильно. "Все, что может быть понято неправильно, будет понято неправильно". (Одно из следствий закона Мэрфи). Учитесь формулировать.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Я это прочёл в заголовке. Оказывается, я понял это неправильно. "Все, что может быть понято неправильно, будет понято неправильно". (Одно из следствий закона Мэрфи). Учитесь формулировать.
Заголовок сформулирован однозначно. Учитесь воспринимать именно то, что написано.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Где здесь что взводить?:

Во-первых, сделайте, чтобы у вас вместо ALTERAD_LICENSE_FILE предлагался LM_LICENSE_FILE (как это сделать, я описывал в своем предыдущем посте).

После этого (и, разумеется, после перезапуска компа) на Вашей картинке строка "Use ALTERAD_LICENSE_FILE variable" должна измениться на "Use LM_LICENSE_FILE variable".

 

Переменная LM_LICENSE_FILE должна либо указывать на файл, в котором объединены лицензии и квартуса, и ActiveHDL, либо в ней через запятую должны быть перечислены лицензионные файла квартуса и альдека.

 

И взводить нужно галку "Use LM_LICENSE_FILE variable".

И, кстати, до кучи - сбросьте галку ожидания сетевой лицензии.

 

 

Давайте ещё раз словами скажу: мне нужно, чтобы квартус сгенерировал библиотеки для алдека. Так понятнее?

А вот тут Вы в корне не правы!!!

Квартус не компилирует библиотеки для Active HDL!

Эта штука работает так - из-под квартуса в пакетном режиме запускается Active HDL, который компилирует исходники симуляционных библиотек, находящиеся в квартусе.

 

 

Учитесь воспринимать именно то, что написано.

И не хамите :(

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Во-первых, сделайте, чтобы у вас вместо ALTERAD_LICENSE_FILE предлагался LM_LICENSE_FILE (как это сделать, я описывал в своем предыдущем посте).

После этого (и, разумеется, после перезапуска компа) на Вашей картинке строка "Use ALTERAD_LICENSE_FILE variable" должна измениться на "Use LM_LICENSE_FILE variable".

Сделал. Изменилась.

Переменная LM_LICENSE_FILE должна либо указывать на файл, в котором объединены лицензии и квартуса, и ActiveHDL, либо в ней через запятую должны быть перечислены лицензионные файла квартуса и альдека.
В переменной LM_LICENSE_FILE два файла.

И взводить нужно галку "Use LM_LICENSE_FILE variable".

И, кстати, до кучи - сбросьте галку ожидания сетевой лицензии.

Взвелась автоматически. Убрал.

А вот тут Вы в корне не правы!!!

Квартус не компилирует библиотеки для Active HDL!

Эта штука работает так - из-под квартуса в пакетном режиме запускается Active HDL, который компилирует исходники симуляционных библиотек, находящиеся в квартусе.

Понял.

И не хамите :(
Прошу простить обоих. Наверное, был не прав.

 

В любом случае проблема, описанная в первом посте, осталась и не сдвинулась ни на йоту.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
В любом случае проблема, описанная в первом посте, осталась и не сдвинулась ни на йоту.
Проблемы никакой нет, если взяться за неё с правильного конца. Библиотеки надо компилировать из самого симулятора, не привлекая Квартус. Берёте сорцы, создаёте библиотеку (как там в Альдек библиотеками управляет, я поняти не имею) и компилируете в неё.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Проблемы никакой нет, если взяться за неё с правильного конца. Библиотеки надо компилировать из самого симулятора, не привлекая Квартус. Берёте сорцы, создаёте библиотеку (как там в Альдек библиотеками управляет, я поняти не имею) и компилируете в неё.
По-моему, самый правильный "конец" описан в документе Алдека, который я привёл в самом первом посте?

 

На самом деле, ответ на мой вопрос тоже был в этом же первом посте:

Info: "attrib" не является внутренней или внешней
Info: командой, исполняемой программой или пакетным файлом.

- компилятор (alib, если не путаю) не мог найти этот attrib. Добавление в переменную path пути к attrib решило проблему *:

 

Info: Changing the current directory to output directory C:/Aldec/Active-HDL-10.4/Libraries/Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries ..
Info: Using Path C:/Aldec/Active-HDL-10.4/BIN that was set in EDA Simulation Library Compiler Options
Info: Generating commands to compile library altera_ver ...
Info: Generating commands to compile library lpm_ver ...
Info: Generating commands to compile library sgate_ver ...
Info: Generating commands to compile library altera_mf_ver ...
Info: Generating commands to compile library altera_lnsim_ver ...
Info: Executing command file containing library compilation commands
Info: VHDL/Verilog/EDIF/SystemC Simulator build 10.4.183.6396 
Info: © 1997-2016 Aldec, Inc. All rights reserved.
Info: License Number 0
Info: VSIMSA: Configuration files: `C:\Aldec\Active-HDL-10.4\vlib\library.cfg', `C:\Aldec\Active-HDL-10.4\BIN\vsimsa.cfg'
Info:  Welcome to VSIMSA!
Info:  This message was printed from `startup.do' macro file.
Info: alib -global altera_ver "C:/Aldec/Active-HDL-10.4/Libraries/Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries/verilog_libs/altera_ver"
Info: ALIB: Library `altera_ver' attached.
Info: altera_ver = C:\Aldec\Active-HDL-10.4\Libraries\Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries\verilog_libs\altera_ver\altera_ver.lib
Info: alog  -dbg -work altera_ver -v2k "d:/altera/13.0sp1/quartus/eda/sim_lib/altera_primitives.v" 
Info: Pass 1. Scanning modules hierarchy.
Info: Pass 2. Processing instantiations.
Info: Pass 3. Processing behavioral statements.
Info: ELB/DAG code generating.
Info: Unit top modules: global carry cascade carry_sum exp soft opndrn row_global TRI lut_input lut_output latch dlatch dff dffe dffea dffeas tff tffe jkff jkffe srff srffe clklock alt_inbuf alt_outbuf alt_outbuf_tri alt_iobuf alt_inbuf_diff alt_outbuf_diff alt_outbuf_tri_diff alt_iobuf_diff alt_bidir_diff alt_bidir_buf.
Info: $root top modules: global carry cascade carry_sum exp soft opndrn row_global TRI lut_input lut_output latch dlatch dff dffe dffea dffeas tff tffe jkff jkffe srff srffe clklock alt_inbuf alt_outbuf alt_outbuf_tri alt_iobuf alt_inbuf_diff alt_outbuf_diff alt_outbuf_tri_diff alt_iobuf_diff alt_bidir_diff alt_bidir_buf.
Info: Compile success 0 Errors 0 Warnings  Analysis time: 4[s].
Info: done
Info: alib -global lpm_ver "C:/Aldec/Active-HDL-10.4/Libraries/Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries/verilog_libs/lpm_ver"
Info: ALIB: Library `lpm_ver' attached.
Info: lpm_ver = C:\Aldec\Active-HDL-10.4\Libraries\Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries\verilog_libs\lpm_ver\lpm_ver.lib
Info: alog  -dbg -work lpm_ver -v2k "d:/altera/13.0sp1/quartus/eda/sim_lib/220model.v" 
Info: Pass 1. Scanning modules hierarchy.
Info: Pass 2. Processing instantiations.
Info: Pass 3. Processing behavioral statements.
Info: ELB/DAG code generating.
Info: Unit top modules: lpm_constant lpm_inv lpm_and lpm_or lpm_xor lpm_bustri lpm_mux lpm_decode lpm_clshift lpm_add_sub lpm_compare lpm_mult lpm_divide lpm_abs lpm_counter lpm_latch lpm_ff lpm_shiftreg lpm_ram_dq lpm_ram_dp lpm_ram_io lpm_rom lpm_fifo lpm_fifo_dc lpm_inpad lpm_outpad lpm_bipad.
Info: $root top modules: lpm_constant lpm_inv lpm_and lpm_or lpm_xor lpm_bustri lpm_mux lpm_decode lpm_clshift lpm_add_sub lpm_compare lpm_mult lpm_divide lpm_abs lpm_counter lpm_latch lpm_ff lpm_shiftreg lpm_ram_dq lpm_ram_dp lpm_ram_io lpm_rom lpm_fifo lpm_fifo_dc lpm_inpad lpm_outpad lpm_bipad.
Info: Compile success 0 Errors 0 Warnings  Analysis time: 2[s].
Info: done
Info: alib -global sgate_ver "C:/Aldec/Active-HDL-10.4/Libraries/Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries/verilog_libs/sgate_ver"
Info: ALIB: Library `sgate_ver' attached.
Info: sgate_ver = C:\Aldec\Active-HDL-10.4\Libraries\Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries\verilog_libs\sgate_ver\sgate_ver.lib
Info: alog  -dbg -work sgate_ver -v2k "d:/altera/13.0sp1/quartus/eda/sim_lib/sgate.v" 
Info: Pass 1. Scanning modules hierarchy.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/sgate.v : (83, 19): Undefined module: lpm_add_sub was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/sgate.v : (327, 19): Undefined module: lpm_mult was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/sgate.v : (419, 15): Undefined module: lpm_divide was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/sgate.v : (754, 19): Undefined module: lpm_clshift was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/sgate.v : (1060, 19): Undefined module: lpm_decode was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/sgate.v : (1122, 19): Undefined module: lpm_mux was used. Port connection rules will not be checked at such instantiations.
Info: Pass 2. Processing instantiations.
Info: Pass 3. Processing behavioral statements.
Info: ELB/DAG code generating.
Info: Unit top modules: oper_add oper_addsub mux21 io_buf_tri io_buf_opdrn oper_mult tri_bus oper_div oper_mod oper_left_shift oper_right_shift oper_rotate_left oper_rotate_right oper_less_than oper_mux oper_selector oper_decoder oper_bus_mux oper_latch.
Info: $root top modules: oper_add oper_addsub mux21 io_buf_tri io_buf_opdrn oper_mult tri_bus oper_div oper_mod oper_left_shift oper_right_shift oper_rotate_left oper_rotate_right oper_less_than oper_mux oper_selector oper_decoder oper_bus_mux oper_latch.
Info: Compile success 0 Errors 6 Warnings  Analysis time: 0[s].
Info: done
Info: alib -global altera_mf_ver "C:/Aldec/Active-HDL-10.4/Libraries/Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries/verilog_libs/altera_mf_ver"
Info: ALIB: Library `altera_mf_ver' attached.
Info: altera_mf_ver = C:\Aldec\Active-HDL-10.4\Libraries\Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries\verilog_libs\altera_mf_ver\altera_mf_ver.lib
Info: alog  -dbg -work altera_mf_ver -v2k "d:/altera/13.0sp1/quartus/eda/sim_lib/altera_mf.v" 
Info: Pass 1. Scanning modules hierarchy.
Info: Pass 2. Processing instantiations.
Info: Pass 3. Processing behavioral statements.
Info: ELB/DAG code generating.
Info: Unit top modules: lcell altpll altlvds_rx altlvds_tx dcfifo altaccumulate altmult_accum altmult_add altfp_mult altsqrt altclklock altddio_bidir altdpram alt3pram parallel_add scfifo altshift_taps a_graycounter altsquare altera_std_synchronizer_bundle alt_cal alt_cal_mm alt_cal_c3gxb alt_cal_sv alt_cal_av alt_aeq_s4 alt_eyemon alt_dfe sld_virtual_jtag sld_signaltap altstratixii_oct altparallel_flash_loader altserial_flash_loader sld_virtual_jtag_basic altsource_probe.
Info: $root top modules: lcell altpll altlvds_rx altlvds_tx dcfifo altaccumulate altmult_accum altmult_add altfp_mult altsqrt altclklock altddio_bidir altdpram alt3pram parallel_add scfifo altshift_taps a_graycounter altsquare altera_std_synchronizer_bundle alt_cal alt_cal_mm alt_cal_c3gxb alt_cal_sv alt_cal_av alt_aeq_s4 alt_eyemon alt_dfe sld_virtual_jtag sld_signaltap altstratixii_oct altparallel_flash_loader altserial_flash_loader sld_virtual_jtag_basic altsource_probe.
Info: Compile success 0 Errors 0 Warnings  Analysis time: 10[s].
Info: done
Info: alib -global altera_lnsim_ver "C:/Aldec/Active-HDL-10.4/Libraries/Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries/verilog_libs/altera_lnsim_ver"
Info: ALIB: Library `altera_lnsim_ver' attached.
Info: altera_lnsim_ver = C:\Aldec\Active-HDL-10.4\Libraries\Active-HDL_10.4.183.6396_x32_for_Altera_Quartus_II_13.0.1.232_Libraries\verilog_libs\altera_lnsim_ver\altera_lnsim_ver.lib
Info: alog  -dbg -work altera_lnsim_ver -sv2k5 "d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv" 
Info: Pass 1. Scanning modules hierarchy.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (3610, 15): Undefined module: twentynm_iopll_ip was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (3739, 25): Undefined module: alt_inbuf was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (3749, 26): Undefined module: alt_outbuf was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (3761, 26): Undefined module: alt_iobuf was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (3952, 41): Undefined module: stratixv_lcell_comb was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (3965, 41): Undefined module: arriav_lcell_comb was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (3978, 41): Undefined module: arriavgz_lcell_comb was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (3991, 41): Undefined module: cyclonev_lcell_comb was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (5867, 7): Undefined module: stratixv_ffpll_reconfig was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (7741, 7): Undefined module: arriav_ffpll_reconfig was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (9614, 7): Undefined module: arriavgz_ffpll_reconfig was used. Port connection rules will not be checked at such instantiations.
Warning: Warning: VCP2515 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (10839, 7): Undefined module: cyclonev_ffpll_reconfig was used. Port connection rules will not be checked at such instantiations.
Info: Pass 2. Processing instantiations.
Warning: Warning: VCP2597 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (2007, 1): Some unconnected ports remain at instance: gpll. Module generic_pll has unconnected  port(s) : writerefclkdata, writeoutclkdata, writephaseshiftdata, writedutycycledata, readrefclkdata, readoutclkdata, readphaseshiftdata, readdutycycledata.
Warning: Warning: VCP2597 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (2082, 1): Some unconnected ports remain at instance: dprio_init_inst. Module dprio_init has unconnected  port(s) : dprio_init_done.
Warning: Warning: VCP2597 d:/altera/13.0sp1/quartus/eda/sim_lib/altera_lnsim.sv : (3656, 1): Some unconnected ports remain at instance: gpll. Module generic_pll has unconnected  port(s) : writerefclkdata, writeoutclkdata, writephaseshiftdata, writedutycycledata, readrefclkdata, readoutclkdata, readphaseshiftdata, readdutycycledata.
Info: Pass 3. Processing behavioral statements.
Info: ELB/DAG code generating.
Info: Unit top modules: altera_pll generic_cdr generic_m20k generic_m10k common_porta_latches generic_28nm_hp_mlab_cell_impl generic_28nm_lc_mlab_cell_impl generic_mux generic_device_pll altera_mult_add altera_pll_reconfig_tasks.
Info: $root top modules: altera_pll generic_cdr generic_m20k generic_m10k common_porta_latches generic_28nm_hp_mlab_cell_impl generic_28nm_lc_mlab_cell_impl generic_mux generic_device_pll altera_mult_add altera_pll_reconfig_tasks.
Info: Compile success 0 Errors 15 Warnings  Analysis time: 6[s].
Info: done

* изменение версий как attive-HDL так и Quartus-a роли в решении проблемы не сыграло.

 

Всем спасибо за обсуждение и, особенно, Stewart Little.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация