Перейти к содержанию

    

Одновременная запись в двухпортовую память

Привет.

Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?

Тактирование портов одним колоком.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Привет.

Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?

Тактирование портов одним колоком.

Как вариант : http://www.efo.ru/doc/IDT/IDT.pl?48

А вообще читайте доки на FPGA, которая Вам нужна.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Привет.

Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?

Тактирование портов одним колоком.

Правильным подходом было бы оставить этот вопрос в стороне, и сконцентрироваться на том, как такую ситуацию не допустить.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Правильным подходом было бы оставить этот вопрос в стороне, и сконцентрироваться на том, как такую ситуацию не допустить.

Разнести на один такт всегда можно...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

написать внешнюю логику, которая при совпадении адресов будет давать not ready в сторону одного из портов.

в остальных случаях поведение может быть непредсказуемым как при переезде с одного семейства ПЛИС на другое, так и при обновлении версии САПР.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Приветствую!

 

Привет.

Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?

Тактирование портов одним колоком.

Для точного ответа нужно читать доки на соответствующее семейство FPGA.

Но чаще всего при таком раскладе результат операции write будет неопределен.

 

Удачи! Rob.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Разнести на один такт всегда можно...

Я это и имею в виду. Если возможно обращение к одной ячейке одновременно с двух портов, то в проекте должна быть предусмотрена логика обеспечивающая предсказуемый результат.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Спасибо всем откликнувшимся за советы. Буду разносить на такт.

 

А если по одному порту запись по другому чтение и тактовый сигнал на оба порта один, то коллизий не должно возникать?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Приветствую!

Спасибо всем откликнувшимся за советы. Буду разносить на такт.

 

А если по одному порту запись по другому чтение и тактовый сигнал на оба порта один, то коллизий не должно возникать?

Для точного ответа нужно читать доки на соответствующее семейство FPGA.

Но чаще всего возможны варианты на чтение : READ_FIRST (OLD_DATA), WRITE_FIRST(NEW_DATA), NO_CHANGE, и другие в зависимости от FPGA.

 

Удачи! Rob.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Привет.

Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?

Тактирование портов одним колоком.

У Циклона 1 и 4 Альтеры (с другими не работал) стоит приоритет по какому-то порту, если не изменяет память, по порту В.

Изменено пользователем Jackov

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
У Циклона 1 и 4 Альтеры (с другими не работал) стоит приоритет по какому-то порту, если не изменяет память, по порту В.

 

А действительно, зачем в этом случае с обоих портов писать.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация