Перейти к содержанию

Quartus, как сгенерировать simulation model для блока Design partiton?

Приветствую!

Постигаю задр...а премудрости Quartus. smile3046.gif
Возникла необходимость экспортировать design partition модуль и заодно сгенерировать simulation model для него.
Если просто задать этот модуль как top и сгенерировать для него модель с помощью quartus_eda
то естественно в модели будут IO буфера которые мне не нужны.
А как сгенерировать такую модель для модуля лежащего ниже по иерархии я с наскока не нашел sad.gif.

Помогите бедному "студенту".

Успехов! Rob.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Сделать порты виртуальными?

В файле *.tcl написать:

set_instance_assignment -name VIRTUAL_PIN ON -to valid
set_instance_assignment -name VIRTUAL_PIN ON -to ready
set_instance_assignment -name VIRTUAL_PIN ON -to tdata_i
set_instance_assignment -name VIRTUAL_PIN ON -to tdata_o
...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Приветствую!

Цитата(blackfin @ Jan 31 2018, 10:41) <{POST_SNAPBACK}>
Сделать порты виртуальными?

В файле *.tcl написать:

set_instance_assignment -name VIRTUAL_PIN ON -to valid
...
Спасибо! Но увы не сработало sad.gif - может что не так делаю.
Сделал нужный мне модуль как "Top-level Entry".
Добавил "set_instance_assignment -name VIRTUAL_PIN ON -to UpdateReqValid" в .qsf файл.
Синтез -> Fitter -> EDA_writer
Все равно в выходном .svo файле вижу
Код
stratixv_io_ibuf \UpdateReqValid~input ( ...

А хочется сделать post-synthesis netlist для отделного модуля и post-synthesis simulation модель для него же.

Удачи! Rob.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
QUOTE (RobFPGA @ Jan 31 2018, 10:32) <{POST_SNAPBACK}>
Приветствую!

Постигаю задр...а премудрости Quartus. smile3046.gif
Возникла необходимость экспортировать design partition модуль и заодно сгенерировать simulation model для него.
Если просто задать этот модуль как top и сгенерировать для него модель с помощью quartus_eda
то естественно в модели будут IO буфера которые мне не нужны.
А как сгенерировать такую модель для модуля лежащего ниже по иерархии я с наскока не нашел sad.gif.

Помогите бедному "студенту".

Успехов! Rob.


Зачем задавать модуль как top, когда можно сделать design partition и экспортировать его как .qxp
(не забыв проверить что отмечен Post-Synthesis netlist)?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Приветствую!
Цитата(EugeneS @ Jan 31 2018, 15:48) <{POST_SNAPBACK}>
Зачем задавать модуль как top, когда можно сделать design partition и экспортировать его как .qxp
(не забыв проверить что отмечен Post-Synthesis netlist)?
Так с начала так и сделал - но вот как для этого .qxp получить simulation model?

Удачи! Rob.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
QUOTE (RobFPGA @ Jan 31 2018, 15:50) <{POST_SNAPBACK}>
!
Так с начала так и сделал - но вот как для этого .qxp получить simulation model?


Я сделал так:
- отметил в "more EDA netlist writer settings" maintain hierarchy
- запустил EDA netlist writer
- из полученного vho выгрыз нужный entity

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация