[Smen 1]

1 час назад, Grigorij сказал:

Там используется код G04

Это в файле какого слоя?

Что-то я такого не припоминаю.

1 час назад, Grigorij сказал:

файл с отчетом

Ну, отчёты-то никому показывать не надо (лично я их вообще сразу удаляю).

[uriy 4]

6 hours ago, musa said:

Это файл с координатами и ориентаций компнентов. Он нужен только при автоматическом монтаже. Никому именно его и не надо передавать. Для установщика он не подходит. Обычно передается файл Excell сделаный из этого файла в формате понятном установщику и с дополнительной информацией необходимой ему.

Всегда передаем pick&place в производство именно в текстовом виде, в экселе ни разу не просили.

[Grigorij 0]

3 hours ago, Smen said:

Это в файле какого слоя?

Пример, который я приводил, из Gerber-файла для слоя Bottom (там же в примере есть и описание, какая версия Altium-а это делает "по умолчанию"). Да и для других слоев тоже есть эта информация в самом начале файла. Все файлы при этом сгенерированы через Output Job. 

Если же сделать экспорт Gerber-файлов из встроенного CAM Editor, то в настройка экспорта для CAM Editor-а можно указать "Suppress comments (G04)" и убрать все эти упоминания. А вот для Output Job я как-то пока не нашел такой возможности.

[Smen 1]

14 часов назад, Grigorij сказал:

Да и для других слоев тоже есть эта информация в самом начале файла.

Ну нет у меня этого.

G04 Layer_Physical_Order=2*
G04 Layer_Color=16711680*
G04:AMPARAMS|DCode=10|XSize=0.95mm|YSize=0.8mm|CornerRadius=0.2mm|HoleSize=0mm|Usage=FLASHONLY|Rotation=90.000|XOffset=0mm|YOffset=0mm|HoleType=Round|Shape=RoundedRectangle|*

И усё.

Что я делаю не так?

Может это в 20-й добавили?

[Grigorij 0]

5 hours ago, Smen said:

Ну нет у меня этого.

G04 Layer_Physical_Order=2*
G04 Layer_Color=16711680*
G04:AMPARAMS|DCode=10|XSize=0.95mm|YSize=0.8mm|CornerRadius=0.2mm|HoleSize=0mm|Usage=FLASHONLY|Rotation=90.000|XOffset=0mm|YOffset=0mm|HoleType=Round|Shape=RoundedRectangle|*

И усё.

Что я делаю не так?

Может это в 20-й добавили?

Вполне возможно. Я порылся в своих платах и нашел файлы, которые в 16-ом или 17-ом были сделаны. В них нет информации об Altium, а начало файла выглядит точно так же, как на вашем примере. В версии 18.1.7 build 191 уже есть информация об Altium в Gerber-файлах. 19-ый Altium я не использовал, ну а пример из 20-го я уже приводил. Во всех случаях я Altium ставил "на чистую" без импорта предыдущих настроек. Так что очень похоже на какое-то нововведение (либо есть какая-то дефолтная настройка по добавлению этой информации, которую я найти не могу пока).

[RadiatoR 2]

Всем добра.

Хочу понять что значит настройка Higher Level Names Take Priority в Project options -> Options -> Netlist Options. Где выбираем иерархию.

Есть 2 листа схемы:

и верхний уровень:

Настройки такие:

При компиляции вылазят ошибки:

1. Duplicate Net Names Wire N1
2. Duplicate Net Names Wire N2
3. Net InNet has only one pin (Pin D2-4)
4. Net OutNet has only one pin (Pin D1-4)

Есть пара вопросов:

1. Так как тип проекта flat, то метки цепей должны быть локальны. Верно? Тогда получается дублирование цепей он считает ошибкой и в каждом листе придется добавлять префикс/суффикс функционала листа для отделения подобных цепей clk, rx, tx... Так?
2. Не понял почему появляются 3,4 ошибки. Порты есть, они соединены. Что не так?

 

Поправил схему:

Теперь появилась ошибка Nets Wire InNet has multiple names (Net Label InNet,Net Label OutNet).

Вопрос - почему он порты с не одинаковыми именами в рамках верхнего листа не хочет соединять?

 

Сменил схему и настройку:

Установил галку Higher Level Names Take Priority. Планировал, что цепь будет названа ddw, но нет. Результат остался прежний. Конфликтуют InNet и OutNet. Почему?

Убрал ddw.

Есть еще пара галок Allow Ports to name.. и Allow sheet entries to name..

По ним такой вопрос - имя порта должно совпадать с именем sheet entry. Иначе как он определит, что это он. Допустим установлена одна галка. Причем не важно какая, ибо названия должны быть одинаковые. Не понятно почему их две...

Если добавить Allow sheet entries to name.. , то никакой реакции не будет. Не понятно почему...

Если добавтиь Allow Ports to name.. , то появятся еще ошибки:

1. Nets Wire InNet has multiple names (Net Label InNet,Net Label OutNet,Port Port,Port Port)
2. Nets Wire InNet has multiple names (Net Label InNet,Port Port)
3. Nets Wire OutNet has multiple names (Net Label OutNet,Port Port)

 

Здесь он ругается на ошибки внутри листов Sheet 1 и Sheet 2 и на Top. В случае первых - понятно. Конфликт внутри листа. Но в другом случае не понятно, почему не работает галка Higher Level Names Take Priority. По идее цепь с портами должна была назваться Port, а метки InNet, OutNet должны были работать только внутри своих листов. Но нет. Компилятор требует полной идентичности по всем уровням.

Кто знает как правильно это должно работать?

Спасибо.

[Uladzimir 59]

Я знаю.
Но у вас здесь простыня текста.
ответить полнокроано -- нужно три простыни текста.

 

1, старайтесь не смешивать разные способы присвоения цепи имени.
2. Определитель, что именно вы хотите получить,  иерархию или просто набор cвязанных  листов.

3 Почитайте Сабунина-- он лет 10 назад подробно расписал.
4 Посетите курсы

[RadiatoR 2]

1 hour ago, Владимир said:

1, старайтесь не смешивать разные способы присвоения цепи имени.
2. Определитель, что именно вы хотите получить,  иерархию или просто набор cвязанных  листов.

3 Почитайте Сабунина-- он лет 10 назад подробно расписал.
4 Посетите курсы

1. Раньше всегда делал связь между листами только цепями Net. Сейчас попробовал порты для разнообразия. С ними красиво Top лист выглядит и архитектура прекрасно видна. Но что-то пошло не так...

2. Получается я не понял, что считается иерархией в альте. Top лист + листы схемы, соединенные в этом топе считаются иерархией?

3. Алексей мой любимый преподаватель в этой теме. Я посмотрел все его видео. Очень познавательно. В них он не затрагивал соединение по цепям и портам. Точнее на памяти помню только 1 видео с затрагиванием этой темы, но вскользь.

4. Это больше к профессионалам трассировщикам. У меня скорее уровень любителя...

 

Все же если резюмировать вопросы можно свести к двум:

1. Проект с 1 листом Top и несколькими листами схемы, собранными в нем считается иерархичным?
2. Почему порты с разными именами не соединяют цепь? Это из моих первых картинок. Они должны быть одинаковые?

[Uladzimir 59]

1.  Не обязательно

2. Все соединяет. Но некрасиво читается

3. Я писал про его  статью, а не видео
По идее и я писал, но уже не помню когда.

 

[RadiatoR 2]

31 minutes ago, Владимир said:

Но некрасиво читается

А что именно не красиво? Разные названия?

 

Я подхожу к проектированию плат с долей опыта программирования.

Если взять лист схемы с точки зрения объектного программирования, то у него будут функциональные входы и выходы. Условно Data in, Data out, Clock. И может быть несколько разных листов схемы у которых будут такие порты. Я вижу красивым решением однозначные имена таких портов как Data, Clock..., но чтобы они (имена) не были привязаны к имени функционала самой схемы. То есть Flash_CLK, LCD_CLK и подобные...

 

И как раз такой пример у меня в первом варианте не сработал.

[Uladzimir 59]

Вы хотите сделать схему удобной только для себя.
а где дизайнеры, кто сопровождает проект, кто обслуживает и ремонтирует.
Вы напишете код. он уже будет в устройстве и схема, удобная для вас, будет вызывать отторжение других.

То. что у вас не сработал -- не означает, что он не работает


 

[RadiatoR 2]

2 minutes ago, Владимир said:

То. что у вас не сработал -- не означает, что он не работает

Так и я об этом =). Я понимаю, что что-то не так делаю и пытаюсь узнать.

 

3 minutes ago, Владимир said:

Вы хотите сделать схему удобной только для себя.

Это не так. Я ее пытаюсь сделать красивой. Вот например 2 модуля и топ лист:

У модуля памяти естественные для него порты. В листе CPU эти порты уже идут под цепями с приставкой FLASH_.

Это логично, бардака здесь нет. Но этот вариант у меня не заработал.

[Uladzimir 59]

Загромождение и повтор и дублирование Sheet Entry.
И это на маленькой схеме. Длиннющие тексты и их большое число совершенно не читаемы.

Понятие о красоте у всех разное.
Вы пошли решать проблему в лоб.
кому интересны ваши названия?  -- вы и сами через год забудете. Важно показать и обеспечить связь. У вашей памяти есть тип интерфейса. Как вы назвали конкретные связи-- это внутренее дело (тем более может быть несколько листов с подобной связью и т.п). Для читаемости достаточно указать по какому интерфейсу между блоками обеспечивается связь

рекомендую изучить Harness, если уж решили пойти таким путем

Еще раз. вы потеряете кучу времени. пока методом проб и ошибок придете к решению.
Если у вас много времени для этого -- пробуйте.
Но проще курсы

[RadiatoR 2]

16 minutes ago, Владимир said:

Загромождение и повтор и дублирование Sheet Entry

А где здесь повтор и дублирование sheet entry? Это же порт на sheet symbol. Или вы имеете ввиду, что нет смысла использовать порты если используются Net label в листах?

[Uladzimir 59]

Если у вас между 2 листами 50 связей. Вы будете 50 Sheet Entry на каждом из Sheet Symbol  (минимум 2) делать?

у вас все превратится в портянки никому ненужного текста