Jump to content

    
Sanchosd

2018 Вопросы начинающих

Recommended Posts

Сейчас не вспомню, кто подсказал эту серию статей:

 

https://blogs.mentor.com/tom-hausherr/blog/...library-part-2/

 

Там ЕМНИП 19 частей - очень хорошо изложена логика выбора сетки для размера площадок и их шага. И всей геометрии компонента.

 

Спасибо! Сейчас погляжу, что там такое!

 

ЗЫ: может пора ветку "Вопросы 2018 открывать", а то уже 94-я этой темы.

Пардон, если не в свое дело лезу)

Edited by Sanchosd

Share this post


Link to post
Share on other sites

Цвета в редакторе плат, тьфу блин!

 

Такое дело - настраиваем цвета и сетку на плате как-то (или оставляем по-умолчанию). Открываем чужой файл, при рисовании которого сетка была точками, а не линиями и цвет сетки какой-то угарный. Эти цвета сохраняются! Переходим в свой файл и цвет сетки и платы переключается на цвет из чужой платы! Это как-то лечится или страдать вечно? 16.1

Share this post


Link to post
Share on other sites
Как создать правило, чтобы на зазоры Board Outline Clearence не проверялись слои шелкографии?

прописать в правиле BoardOutlineClearance: All Xor OnSilkscreen.

 

Тогда правило будет проверять все, кроме шелкографии.

Share this post


Link to post
Share on other sites
прописать в правиле BoardOutlineClearance: All Xor OnSilkscreen.

 

Тогда правило будет проверять все, кроме шелкографии.

Или так:

 

Screenshot_2.jpg

 

Share this post


Link to post
Share on other sites

Объекты на слое KeepOut (Для всех слоев)

Объекты на слое со свойством KeepOut (Для данного слоя)

В последних версиях запреты настраиваются отдельно для Track И т.п.

 

Share this post


Link to post
Share on other sites

Доброго времени суток! Вопрос скорее всего в эту ветку.

 

Суть проблемы в следующем: Открываю один из старых проектов (AD17) где нужно внести изменения , компилирую.

 

При компиляции выдает ошибку "Dublicate Net Names Wire _имя цепи_"

 

Имя цепи указано при помощи Net Label. Так, например Net Label CAN_H , стоит на двух листах (на разъеме и драйвере) . И ругается. Полная перерисовка не помогает. В чем может быть дело?

Share this post


Link to post
Share on other sites

1 Ищите лишний пробел или написание СА рсскими(английскими). А проще Сопи пасте Netlabel

2 Если не помогает -- В настройках проекта ищите (скорее всего у вас все Global)

если иерархия -- там надо смотреть внимательней

Share this post


Link to post
Share on other sites

Копипастинг не помогает. Неты все названы на английской раскладке и проблемы со всеми нет лейблами одной цепи, но расположенными на различных листах. Названия нет лейблов 100 процентов одинаковые на английской раскладке без пробелов

 

Может подскажете, что именно надо рыть в настройках?

Share this post


Link to post
Share on other sites
Доброго времени суток! Вопрос скорее всего в эту ветку.

 

Суть проблемы в следующем: Открываю один из старых проектов (AD17) где нужно внести изменения , компилирую.

 

При компиляции выдает ошибку "Dublicate Net Names Wire _имя цепи_"

 

Имя цепи указано при помощи Net Label. Так, например Net Label CAN_H , стоит на двух листах (на разъеме и драйвере) . И ругается. Полная перерисовка не помогает. В чем может быть дело?

 

зависит от типа проекта (иерархия/плоский и т.д.)

 

у вас есть порты на схеме?

Share this post


Link to post
Share on other sites
Значит на линии взвимосвязи присутсвуют разноименные Netlabel

Ищите.

Да осмотрел все. Разноименности нет. Лан, буду копать, если выясню причину, отпишусь здесь.

 

зависит от типа проекта (иерархия/плоский и т.д.)

 

у вас есть порты на схеме?

 

Портов на схеме нет. А как посмотреть какой именно тип проекта? Или это определяется только наличием на схеме sheet entry, sheet symbol и портов?

 

 

P.S. Поправка:

 

Косяк нашел на одном из 8-ми листов схемы закрался порт вне рабочей зоны листа схемы выкуривал через навигатор, из-за замылившихся глаз не сразу заметил. Отсюда и всплывали проблемы. Спасибо за помощь:)

Share this post


Link to post
Share on other sites
Да осмотрел все. Разноименности нет. Лан, буду копать, если выясню причину, отпишусь здесь.

 

 

 

Портов на схеме нет. А как посмотреть какой именно тип проекта? Или это определяется только наличием на схеме sheet entry, sheet symbol и портов?

 

 

P.S. Поправка:

 

Косяк нашел на одном из 8-ми листов схемы закрался порт вне рабочей зоны листа схемы выкуривал через навигатор, из-за замылившихся глаз не сразу заметил. Отсюда и всплывали проблемы. Спасибо за помощь:)

 

Тип проекта настраивается в свойствах проекта Project\Options\Options

Если сами ничего не правили, то у вас, скорее всего, стоит автоматик

тогда альтиум считает, что проект плоский - флат, если нет портов.

если порты есть, то иерархия. в этом случае он цепи соединяет через порты и одинаковые нетлейблы на разных листах считаются разными цепями , если не соединены портами.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.