Перейти к содержанию

    

2018 Вопросы начинающих

Сейчас не вспомню, кто подсказал эту серию статей:

 

https://blogs.mentor.com/tom-hausherr/blog/...library-part-2/

 

Там ЕМНИП 19 частей - очень хорошо изложена логика выбора сетки для размера площадок и их шага. И всей геометрии компонента.

 

Спасибо! Сейчас погляжу, что там такое!

 

ЗЫ: может пора ветку "Вопросы 2018 открывать", а то уже 94-я этой темы.

Пардон, если не в свое дело лезу)

Изменено пользователем Sanchosd

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Цвета в редакторе плат, тьфу блин!

 

Такое дело - настраиваем цвета и сетку на плате как-то (или оставляем по-умолчанию). Открываем чужой файл, при рисовании которого сетка была точками, а не линиями и цвет сетки какой-то угарный. Эти цвета сохраняются! Переходим в свой файл и цвет сетки и платы переключается на цвет из чужой платы! Это как-то лечится или страдать вечно? 16.1

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Как создать правило, чтобы на зазоры Board Outline Clearence не проверялись слои шелкографии?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Как создать правило, чтобы на зазоры Board Outline Clearence не проверялись слои шелкографии?

прописать в правиле BoardOutlineClearance: All Xor OnSilkscreen.

 

Тогда правило будет проверять все, кроме шелкографии.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
прописать в правиле BoardOutlineClearance: All Xor OnSilkscreen.

 

Тогда правило будет проверять все, кроме шелкографии.

Или так:

 

Screenshot_2.jpg

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Как правильно задавать области запрета прокладки дорожек у элементов в PCB библиотеки?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Объекты на слое KeepOut (Для всех слоев)

Объекты на слое со свойством KeepOut (Для данного слоя)

В последних версиях запреты настраиваются отдельно для Track И т.п.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Доброго времени суток! Вопрос скорее всего в эту ветку.

 

Суть проблемы в следующем: Открываю один из старых проектов (AD17) где нужно внести изменения , компилирую.

 

При компиляции выдает ошибку "Dublicate Net Names Wire _имя цепи_"

 

Имя цепи указано при помощи Net Label. Так, например Net Label CAN_H , стоит на двух листах (на разъеме и драйвере) . И ругается. Полная перерисовка не помогает. В чем может быть дело?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

1 Ищите лишний пробел или написание СА рсскими(английскими). А проще Сопи пасте Netlabel

2 Если не помогает -- В настройках проекта ищите (скорее всего у вас все Global)

если иерархия -- там надо смотреть внимательней

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Друзья, скажите. а кто-то использует SolidWorks Modeller для Альтия?

Если да, то где можно почитать как им пользоваться?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Копипастинг не помогает. Неты все названы на английской раскладке и проблемы со всеми нет лейблами одной цепи, но расположенными на различных листах. Названия нет лейблов 100 процентов одинаковые на английской раскладке без пробелов

 

Может подскажете, что именно надо рыть в настройках?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Доброго времени суток! Вопрос скорее всего в эту ветку.

 

Суть проблемы в следующем: Открываю один из старых проектов (AD17) где нужно внести изменения , компилирую.

 

При компиляции выдает ошибку "Dublicate Net Names Wire _имя цепи_"

 

Имя цепи указано при помощи Net Label. Так, например Net Label CAN_H , стоит на двух листах (на разъеме и драйвере) . И ругается. Полная перерисовка не помогает. В чем может быть дело?

 

зависит от типа проекта (иерархия/плоский и т.д.)

 

у вас есть порты на схеме?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Значит на линии взвимосвязи присутсвуют разноименные Netlabel

Ищите.

Да осмотрел все. Разноименности нет. Лан, буду копать, если выясню причину, отпишусь здесь.

 

зависит от типа проекта (иерархия/плоский и т.д.)

 

у вас есть порты на схеме?

 

Портов на схеме нет. А как посмотреть какой именно тип проекта? Или это определяется только наличием на схеме sheet entry, sheet symbol и портов?

 

 

P.S. Поправка:

 

Косяк нашел на одном из 8-ми листов схемы закрался порт вне рабочей зоны листа схемы выкуривал через навигатор, из-за замылившихся глаз не сразу заметил. Отсюда и всплывали проблемы. Спасибо за помощь:)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Да осмотрел все. Разноименности нет. Лан, буду копать, если выясню причину, отпишусь здесь.

 

 

 

Портов на схеме нет. А как посмотреть какой именно тип проекта? Или это определяется только наличием на схеме sheet entry, sheet symbol и портов?

 

 

P.S. Поправка:

 

Косяк нашел на одном из 8-ми листов схемы закрался порт вне рабочей зоны листа схемы выкуривал через навигатор, из-за замылившихся глаз не сразу заметил. Отсюда и всплывали проблемы. Спасибо за помощь:)

 

Тип проекта настраивается в свойствах проекта Project\Options\Options

Если сами ничего не правили, то у вас, скорее всего, стоит автоматик

тогда альтиум считает, что проект плоский - флат, если нет портов.

если порты есть, то иерархия. в этом случае он цепи соединяет через порты и одинаковые нетлейблы на разных листах считаются разными цепями , если не соединены портами.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти