Перейти к содержанию

    

Как работают скоростные дифф линии?

Доброго времени суток!

У меня неудобный вопрос, который постыдно задавать, но вот я понимаю как работают обычные линии IO, представляю как работают мультигигабитные SERDESы.

Но у меня нет понятия, как работают быстрые дифференциальные линии в ПЛИС, пока не было опыта, но сейчас надо освоить.

Я так понимаю, к каждой (или один на несколько пар?) такой быстрой дифф паре приставлен, если рассматривать Xilinx, такой компонент как ISERDESE2.

И такой компонент надо тактировать на целевой частоте, но данные будут поступать на 1/8 частоте, которая получена из исходной высокой путем простого деления?

 

Сложнее для понимания прием таких сигналов, хотя такой задачи пока не стоит. Как осуществляется синхронизация? Нужно самостоятельно подкручивать фазу?

Извините, если вопросы новичка, и вообще не в тот раздел - перенесите тогда, пожалуйста.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Сложнее для понимания прием таких сигналов, хотя такой задачи пока не стоит. Как осуществляется синхронизация? Нужно самостоятельно подкручивать фазу?

Я гонял 500Mbps, на приёмнике подстраивал фазу, проблем не заметил.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Доброго времени суток!

У меня неудобный вопрос, который постыдно задавать, но вот я понимаю как работают обычные линии IO, представляю как работают мультигигабитные SERDESы.

Но у меня нет понятия, как работают быстрые дифференциальные линии в ПЛИС, пока не было опыта, но сейчас надо освоить.

Я так понимаю, к каждой (или один на несколько пар?) такой быстрой дифф паре приставлен, если рассматривать Xilinx, такой компонент как ISERDESE2.

И такой компонент надо тактировать на целевой частоте, но данные будут поступать на 1/8 частоте, которая получена из исходной высокой путем простого деления?

 

Сложнее для понимания прием таких сигналов, хотя такой задачи пока не стоит. Как осуществляется синхронизация? Нужно самостоятельно подкручивать фазу?

Извините, если вопросы новичка, и вообще не в тот раздел - перенесите тогда, пожалуйста.

Если для 7 series FPGA, то используются ISERDESE2 и IDELAYE2 (может у каких-то нету), смысл синхронизации примерно в следующем:

1) клок поставить в центр "глаза" данных (АЦП гонит тест паттерн FF00, на линиях имеем 11110000 и 11110000, с помощью элемента IDELAYE2 меняем задержку клока линии данных, находим значение задержки при котором выход приёмника изменяется и запоминаем, далее увеличиваем задержку, находим второе значение при котором данные изменились, (зн_2+зн_1)/2 это центр данных, загоняем это значение в IDELAYE2 соответствующей линии

2) далее выстовляем тест паттерн на АЦП, битслипом добиваемся правильного приёма паттерна

3) синхронизация выполнена

 

Вообще у Xilinx много разных док на эту тему (xapp524, xapp585, xapp855, xapp586, xapp1064 - когда-то знающие люди советовали), и где-то тут обсуждалось, ищите.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Если для 7 series FPGA, то используются ISERDESE2 и IDELAYE2 (может у каких-то нету), смысл синхронизации примерно в следующем:

1) клок поставить в центр "глаза" данных (АЦП гонит тест паттерн FF00, на линиях имеем 11110000 и 11110000, с помощью элемента IDELAYE2 меняем задержку клока, находим значение задержки при котором выход приёмника изменяется и запоминаем, далее увеличиваем задержку, находим второе значение при котором данные изменились, (зн_2+зн_1)/2 это центр данных, загоняем это значение в IDELAYE2)

2) далее выстовляем тест паттерн на АЦП, битслипом добиваемся правильного приёма паттерна

3) синхронизация выполнена

 

Вообще у Xilinx много разных док на эту тему (xapp524, xapp585, xapp855, xapp586, xapp1064 - когда-то знающие люди советовали), и где-то тут обсуждалось, ищите.

Но есть нюанс. Если это не АЦП, который умеет выдавать тестовую последовательность. А некий протокол передачи где тестовая последовательность чередуется с данными, то нужен несколько иной алгоритм... Отличия незначительные, но они есть. Могу рассказать как я делал. Правда делал на Altera, но смысл от этого не поменяется.

P.S.

А вообще гораздо интереснее можно ли потом после подстройки как-то динамически отслеживать изменение фазы. И корректировать её. Мало ли температура в помещении повысилась и задержка стала другой.... Я пока не нашел решения.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Но есть нюанс. Если это не АЦП, который умеет выдавать тестовую последовательность. А некий протокол передачи где тестовая последовательность чередуется с данными, то нужен несколько иной алгоритм... Отличия незначительные, но они есть. Могу рассказать как я делал. Правда делал на Altera, но смысл от этого не поменяется.

P.S.

А вообще гораздо интереснее можно ли потом после подстройки как-то динамически отслеживать изменение фазы. И корректировать её. Мало ли температура в помещении повысилась и задержка стала другой.... Я пока не нашел решения.

Не вопрос, написал то, с чем имел дело:)

На альтере - Cyclone V, если не ошибаюсь, будет отличаться, там нет возможности регулировать задержку для каждой линии в отдельности, тут есть.

 

Немного обманул, давно было, не клок должен задерживаться с помощью IDELAYE2, а каждая линия данных относительно клока.

1. Центр бита данных совмещается с фронтом клока

2. Синхронизация с АЦП

 

У Вас ведь фаза PLL крутилась, как быть в случае кривизны платы, когда для всех линий задержки отличаются и значительно?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
На альтере - Cyclone V, если не ошибаюсь, будет отличаться, там нет возможности регулировать задержку для каждой линии в отдельности, тут есть.

Именно так. Хотя в I/O Buffer есть линии задержки. И вроде к управлению этими линиями можно получить доступ через ядро мегавизарда.

У Вас ведь фаза PLL крутилась, как быть в случае кривизны платы, когда для всех линий задержки отличаются и значительно.

Для каждой линии применять отдельную частоту и подстраиваться индивидуально...

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Именно так. Хотя в I/O Buffer есть линии задержки. И вроде к управлению этими линиями можно получить доступ через ядро мегавизарда.

Динамически менять их нельзя, тут можно.

 

Для каждой линии применять отдельную частоту и подстраиваться индивидуально...

Прикольно конечно, но сколько же PLL в многоканальной системе скушает

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Динамически менять их нельзя, тут можно.

Это смотря в какой Альтере. В Arria V легко.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Это смотря в какой Альтере. В Arria V легко.

Хитрый Вы какой:)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Спасибо за инфу про алгоритмы синхронизации. Попробую первые шаги обмена, появятся более конкретные вопросы со временем.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Посмотрите ещё на xapp460 и xapp495.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Дело идет к практике. Не знаю, возможно стоили бы создать отдельную тему, но и сюда тоже подходит.

 

Про сериализацию через ISERDESE2 я понял.

Но выяснилось что нужно не просто сериализовать сигнал и выдать его как дифф пару, но и поднять ее на смещение 200 мВ с размахом 200 мВ, чтобы сигнал болтался от 100 до 300 мВ.

 

Смещение 200 мВ мне схемотехники уже подсказали как ввести, а как заставить выход SERDES давать размах лишь 200 мВ?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

А из того перечня стандартов LVDSов у Xilinx ничего не подходит вам?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Но выяснилось что нужно не просто сериализовать сигнал и выдать его как дифф пару, но и поднять ее на смещение 200 мВ с размахом 200 мВ, чтобы сигнал болтался от 100 до 300 мВ.

Смещение 200 мВ мне схемотехники уже подсказали как ввести, а как заставить выход SERDES давать размах лишь 200 мВ?

Смотрите xapp894 от Xilinx (там не только размах и смещение нужно, там ещё есть низкоскоростной канал, он тоже нужен)

Ещё - https://github.com/twlostow/dsi-shield

 

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация