Перейти к содержанию

    

ModelSim - ошибка "A begin/end block was found with an empty body"

Есть "always @posedge", внутри которого есть, в том числе, следующее:

 

70 if (Bits[2] & Bits[1] & Bits[0]) 
71                         begin
73                            BUSY = 1'b0;
73                            MRDY = 1'b0;
74                         end;

 

Quartus вполне нормально это компилирует, но вот ModelSim выдает ошибку:

 

* Error: C:/TEST.v(74): A begin/end block was found with an empty body. This is permitted in SystemVerilog, but not permitted in Verilog. Please look for any stray semicolons.

 

Поиск в интернете решить проблему не смог, поэтому обращаюсь к помощи зала... Что это, и как с этим бороться ???

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

; после end уберите

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
; после end уберите

Блин, оно же мне нормальным английским языком насчет этого говорило, а я не слушал... Спасибо !

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация