bogaev_roman 0 16 декабря, 2017 Опубликовано 16 декабря, 2017 · Жалоба И еще - lcell-ов у вас там не было? А разброс был. Так отчего тогда такая нелюбовь к lcell, если и без них все гуляет? У меня нет нелюбви к lcell, просто дополнительная логика лишь добавит временной разброс. Я исключительно против самого подхода использования ресурсов ПЛИС в качестве асинхронной логики, а вещи типа задержать сигнал на столько-то ps или сформировать генератор на логике в 1ГГц очень сложными (хотя и это при определенных условиях возможно). Что хочу сказать. Конечно, там, где можно обойтись синхронной работой, то так и нужно. А где нельзя - там придется втыкать задержки. Я с Вами полностью согласен, просто лучше заранее подготовиться к возможным последствиям и оценить степень риска. Плюс не известно, что именно хотел ТС - может просто посмотреть, что задержку можно менять с помощью комбинаторной логики. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 16 декабря, 2017 Опубликовано 16 декабря, 2017 · Жалоба Ясно. Лучше знать и делать, чем не делать, потому что не знаешь. :) Вот топикстартер - узнал, теперь у него есть выбор. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Sobol' 0 16 декабря, 2017 Опубликовано 16 декабря, 2017 · Жалоба ТС хотел получить задержку тактового сигнала примерно на один лапоть силами означенной CPLD. Партия устройств маленькая, работать будут при комнатной температуре. ПЛИСина эта уже имеется на борту устройства. И, да, количество инверторов будет подбираться экспериментально для каждой платы. Да, это такой костыль. Да, мне это все не нравится. Да, руководство осознает что творит, но именно оно именно так поставило задачу. Нет, тактовую логику использовать нельзя. Еще раз говорю, что мне это все не нравится, но другого пути пока нет. Lcell-буферы вполне меня устраивают, хотел разобраться с директивами компилятора чисто для общего развития. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
bogaev_roman 0 18 декабря, 2017 Опубликовано 18 декабря, 2017 · Жалоба ПЛИСина эта уже имеется на борту устройства. И, да, количество инверторов будет подбираться экспериментально для каждой платы. Тогда их положение лучше зафиксировать с помощью ограничений, причем чем короче будет путь, тем разброс будет меньше (для CPLD понятия не имею как можно и можно ли вообще, для fpga - set_location). Еще раз говорю, что мне это все не нравится, но другого пути пока нет. Если осознание есть, то все получится - успехов. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Sobol' 0 19 декабря, 2017 Опубликовано 19 декабря, 2017 · Жалоба Если вдруг кому интересно. на чипе epm3064 мерили сейчас реальную задержку осциллографом. Каждый Lcell увеличивает задержку примерно на 2.5нс. Цепочка из 10 буферов при комнатной температуре сдвинула входной сигнал на 27ns. Нагрели ПЛИС до 65 градусов, задержка увеличилась на 2.4ns. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
bogaev_roman 0 19 декабря, 2017 Опубликовано 19 декабря, 2017 · Жалоба Если вдруг кому интересно. Это интересно, спасибо. А как нагревали чип, если не секрет, и какова температура чипа была при комнатной температуре (или по умолчанию считается комнатной)? Я то сам только в термокамере грел жирные плисухи с термодатчиками, поэтому интересуюсь. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Sobol' 0 19 декабря, 2017 Опубликовано 19 декабря, 2017 (изменено) · Жалоба Изначально температура была 27 градусов. Грели тем, что под руку попалось. Сегодня под руку попался резистор 1ом и лабораторный источник тока... приложили бедолагу-резистор сверху к ПЛИС и смотрели на осциллографе, как ползет задержка. Температуру мерили пирометром. Изменено 19 декабря, 2017 пользователем Sobol' Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 24 декабря, 2017 Опубликовано 24 декабря, 2017 · Жалоба Я тут по своей работе столкнулся с желанием добавить lcell-ов. Конкретно, попробовал 6 шт. Отчитываюсь, что вижу в Chip Planner для EP3C5E144I7N. Задержка от площадки до входного буфера 0.778 ns Задержка от входного буфера до первой ячейки 0.668 ns Задержка в ячейках (мин, тип, макс) 0.127, 0.283, 0.360 ns Задержка между ячейками (мин, тип, макс) 0.243, 0.255, 0.296 ns Задержка от последней ячейки до выходного буфера 2.458 ns Задержка от выходного буфера до площадки 2.286 ns Общая задержка сигнала от входа до выхода 9.203 ns Видимо, задержка в буферах зависит от типа логики. Вход был LVDS, выход - стандартный CMOS. Путь со входа был короче пути на выход. Потому и такая разница в задержках. Вот об этих путях не надо забывать. Каждая из lcell дает в среднем задержку в 0.5 ns Это было для медленной 100° модели. Для медленной -40° модели общая задержка 8.271 ns. Для быстрой -40° модели общая задержка 4.683 ns. В-общем, в 2 раза задержка отличается. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться