Перейти к содержанию

    

Как синтезировать task на Verilog

Есть Verilog Module который тестируется Verilog Test Fixture c использованием Task.

 

Хочется перенести функционал теста в железо, т.е. нажал кнопку - выполнилась последовательность действий описанная в Task.

 

Как с наименьшими трудозатратами синтезировать функционал, не переписывая его в стейт-машину?

 

Может конвертеры какие есть, типа Vivado-HLS, чтобы скормил ему Verilog Test Fixture и получил синтезируемый Verilog Module?

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Есть Verilog Module который тестируется Verilog Test Fixture c использованием Task.

 

Хочется перенести функционал теста в железо, т.е. нажал кнопку - выполнилась последовательность действий описанная в Task.

 

Как с наименьшими трудозатратами синтезировать функционал, не переписывая его в стейт-машину?

 

Может конвертеры какие есть, типа Vivado-HLS, чтобы скормил ему Verilog Test Fixture и получил синтезируемый Verilog Module?

task должен иметь кучу ограничений (не только отсутствие #, но, вроде бы, еще с глобальными переменными низя), чтобы быть синтезируемым. когда-то раньше вообще было нельзя.

полагаю, что автоматического конвертора нету - во первых слишком сложно, во вторых мало кому нужно

 

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация