Перейти к содержанию

    

Логика для блока памяти

День добрый уважаемые форумчане. Столкнулся с проблемой недопонимания, не могу понять как мне полноценно построить логику для блока памяти. Есть ячейка памяти:

post-97198-1498090597_thumb.png.

Необходимо разработать логику для управления блоком, состоящим из 8 ячеек. 1х8. Блок устройства я представил следующим образом:

post-97198-1498092906_thumb.png

Din - порт для ввода данных.

R/W - Read/Write - чтение/запись.

A0-A1 - входи дешифратора.

CLK - синхроимпульс.

 

Дешифратор я собрал 2х4 для тестирования схемы (чтобы пока не нагружать дешифратором 3х8)

post-97198-1498093192_thumb.png

после начал соединять дешифратор с моими ячейками

post-97198-1498093259_thumb.png

Результат симулирования: post-97198-1498093332_thumb.png

Сверху вниз: 1) выход первого порта дешифратора (out 1)

2) выход второго порта дешифратора (out 4)

3) выход схемы (BL)

 

Разбил по парам выходные импульсы дешифратора, 1 с 4 и 2 с 3 именно по временным диапазонам, т.к. выход у нас один и наложение будет жуткое.

Вот результат по 2му и третьему импульсам:

post-97198-1498093740_thumb.png

Тест дешифратора на этом закончил. Вроде все работает. Напряжение 1.2435 В, усилители не ставил, поэтому пока что работаю с таким выходным напряжением.

После чего мне нужно внедрить разрешающий сигнал на запись или чтение. Но встает вопрос как это сделать? Мне во время записи нужно чтобы на BL записалось то, что подали на Din, и в этот же момент должно сработать WL для записи, причем нужно проверить отсутствие сигнала на nBL. Затем нужно переключить на чтение и уже запустить проверку на отсутствие сигналов как на BL, так и на nBL в добавку все по такту. Чтоб читалось нужно подать противоположный сигнал записи, и в этот момент подать на WL единицу. WL можем контролировать дешифратором, для этого я его и сделал. А вот разобраться с этим разрешающим сигналом и процессами которые будут происходить внутри всей схемы я не могу. Может есть люди которые смогут помочь разобраться? Ибо время поджимает, а я фиг знает как дальше делать. Спасибо.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Как то так?

IMAG2227.jpg

Сигнал SEL вырабатывается дешифратором и выбирает соответствующую ячейку. Сигнал W/R вместе с SEL включает соответствующие буферы на портах ячейки или переводит их в Z-состояние. При этом при чтении сигнал WL всегда в 1, а при записи идентичен тактовому сигналу CLK.

 

Изменено пользователем pav2051

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация