[yuri.job 0]

Здравствуйте Форумчане!

 

В Санкт-Петербурге и окресностях

 

На фирме попросили найти человека, кто мог бы сделать буквально следующее:

 

ПО верификации библиотек стандартных ячеек и библиотек ввода/вывода должно обеспечивать проведение моделирования электрических схем (Spice netlist) и функциональных моделей (Verilog) в диапазоне температур, напряжений и с краевыми условиями для транзисторов техпроцесса (SS, FF, TT, SF, FS);

– разработана методика верификации библиотек;

– выполнен анализ библиотек с определением перечня тестовых схем моделирования, проработка задач и структуры алгоритмов;

– разработано тестовое окружение на языке Spectre MDL для моделирования электрических схем (Spice netlist) и функциональных моделей (Verilog-модель) ;

– разработаны скрипты для управления генерацией данных и запуском моделирования;

– разработаны скрипты обработки и сравнения результатов моделирования электрических схем и Verilog-моделей;

– разработаны скрипты для автоматической проверки DRC и LVS с проходом по выбранному перечню элементов библиотеки;

– разработаны скрипты выгрузки и визуализации результатов;

– проведено тестирование полного комплекта разрабатываемого ПО;

 

Ищется скорее не фирма, а человек под эту работу. сроки обсуждаемы, порядка месяц-полтора. Вознаграждение - обсуждаемо.

 

ЗЫ. Как я понимаю, это нечто, связанное с пакетом Cadence Virtuoso (IC50). Для начала хотелось бы найти человека, который как минимум "в теме" и представляет о чем идет речь =), и хотелось бы встретится с ним у нас в офисе (если конечно это будет не затруднительно), чтобы показать ему собственно ТЗ. по почте к сажалению нет возможности(разрешения) ТЗ выслать.

 

для связи можно использовать [email protected]

[ST_Dante 0]

Тут много спорных вопросов. Месяц-полтора...хммм...сроки у Вас крайне интересные. Объем работы весьма велик (как на мой взгляд). IC5.0 старое, начинайте сразу с IC6.7 или если найдете IC6.8. Вы хотите получить скрипт, в который Вы впихиваете технологию, а на выходе готовая либа для encounter. Не хило, я тоже мечтаю о такой кнопке. В любом случае, на одного человека не рассчитывайте. Я работаю в одном дизайн центре, если есть подобная заинтересованность, то пишите на почту [email protected]

 

Может что и решим, но если Вам надо то-что описано мной выше, то цифра руководство Вашей фирмы не обрадует. Судя по моделям SS/FF - хотите Вы все делать на global founders технологии.

 

P.S: А не со Светланы-Полупроводник ли это предложение? Крайне интересно я думаю будет некоторым обитателям форума.

И вся эта секретность...да...

Изменено 13 июня, 2017 пользователем ST_Dante

[yuri.job 0]

Нет, не со светланы. мы территориально на Нарвской находимся. К сожалению или к счастью, я не шибко компетентен в данной задаче, т.к. я больше каденс для плат использую, а тут нарисовалась задача применительно к IC. версию я написал приблизительно, т.е. это в принципе задачи для Cadence IC 6,7 или что то более новое - это обсуждаемо. Для начала наверно хотелось бы, что бы человек взглянул на тз и сказал своё видение этапов работ и сроков. Моему начальству виднеется один человек на эту работу. Если действительно все так сложно - то наверно можно либо по срокам либо по деньгам как то подвинуться. ТЗ к сожалению просили не афишировать, поэтому увидеть полностью можно только очно у нас.

[ST_Dante 0]

В любом случае, я там написал Вам на почту уже с корпоративного mail. Пишите лучше на него. За нашими плечами много характеризованных библиотек. Все обсуждаемо. Так же возможна, вполне, командировка к Вам. Требования я так понимаю Вам выдавал человек занимающийся IC. =) ТЗ можно не показывать, из тезисов к работе, мне вроде как все понятно. Пишите мне на почту корпоративную, денег за вопросы не беру =) Если вдруг никого не найдете, будете хоть знать фирму которой можно написать, как отходной план.

 

 

[Losik 1]

Как я понял из описания им нужна не характеризация(что предлагает ST_Dante) а верификация.

– разработано тестовое окружение на языке Spectre MDL для моделирования электрических схем (Spice netlist) и функциональных моделей (Verilog-модель) ;

– разработаны скрипты обработки и сравнения результатов моделирования электрических схем и Verilog-моделей;

Это немного другая задача. Судя по пунктам, нужно сравнить SDF данные в verilog моделях с измеренными таимингами для схем в spice представлении.

И тут не важно в какой версии софта эти либы, для работы нужны только нетлисты.

разработана методика верификации библиотек - 2 недели;

генератор нетлистов (для spice и verilog ) - 2 недели;

генератор тестовых воздействий - 2 недели;

генератор тестовых схем - 2 недели;

генератор измерений - 2 недели;

генератор сравнения - 2 недели;

генератор даташитов - 2 недели;

генератор DRC и LVS- 1 неделя;

------------------------------------------------------

15 - недель работы для одного человека(генераторы нужны универсальные, так как кол-во входов/выходов и поведение элементов немного разное + тестирования + согласование + документация).

(ЗП разработчика по договору подряда ~ 100 000 рублей)* 1.14%(?) налогов * 15/4 ~= 430 000р.

 

 

[ST_Dante 0]

То что описано Вами выше Losik, все это верно. Вот только без характеризации я думаю что все это будет не то что хочется.

А вот с ценой я не соглашусь с Вами, да и по срокам тоже. Как бы входные условия не изменились для этой задачи уже в ходе выполнения, как это часто бывает в подобных разработках.

 

Указано в первом посте " проведение моделирования электрических схем (Spice netlist) и функциональных моделей (Verilog) в диапазоне температур, напряжений и с краевыми условиями для транзисторов техпроцесса (SS, FF, TT, SF, FS) ", как не для проведения характеризации? Я так подозреваю, у кого-то намечается большой цифровой проект под собственную библиотеку.

 

Утверждать не стану, но на мой взгляд это логично. Если кто возьмется за 400,000 и 4 месяца. Очень интересно будет узнать конченый результат. Полемику не развожу. Но правда, крайне интересно. Как со стороны разработчика, так и со стороны работодателя.

Изменено 16 июня, 2017 пользователем ST_Dante

[baumanets 12]

Я разрабатывал для Микрона PDK под КМОП 90нм и КМОП 65нм.

Если хотите быстро - нужна команда разработчиков.

Как правило в таких областях задачи узкоспециализированные и делятся между членами команды.

Цену работы товарищи посчитали верно.

 

Из всего нужного Вам реализовывал пакетную проверку DRC/LVS и генерацию схем по нетлистам.

Cadence 5 версии - не позорьтесь так. Поддержка прекращена. Все лицензии какие будут - априори пиратские.

К тому же у него БД CDB неподдерживаемая новыми тулами.

Только 6.1.6 и выше имеет смысл делать.

 

П.С.

Я тоже думаю, что Светлана питерская, перекупила что-то очень старое и пытается перепилить.