Jump to content

    
Sign in to follow this  
Мур

Как считать прошивку FPGA&

Recommended Posts

Конечно же нет! Я бы об этом сообщил...

Тогда с самого начала.

Что у вас за плата? насколько я понимаю, отдельного разъема для программирования флзшки (AS) у вас нет и вы пытаетесь прочесть через JTAG.

Для этого в чип должен быть загружен проект, в котором есть альтеровская мегафункция "SFL".

Такой проект есть в составе квартуса, но у него все неиспользуемые пины установлены в "0", если это вас не устраивает, сделайте его сами,

установив в настройках проэкта "все пины в тристейт."

Загружаете этот проект в чип, затем откройте файл расширением *.jic

убираете галочку в строке где "Facтору Default..." что-бы эта "фактори" пропала.

Ставие галочку на "examine" и жмете старт. И не забудьте убрать галочку с "Програм" а то затрете флэшку.

 

Если у вас нет *.jic то как его сделать - https://marsohod.org/11-blog/261-sfl

Edited by umarsohod

Share this post


Link to post
Share on other sites
Тогда с самого начала.

Что у вас за плата? насколько я понимаю, отдельного разъема для программирования флзшки (AS) у вас нет и вы пытаетесь прочесть через JTAG.

Для этого в чип должен быть загружен проект, в котором есть альтеровская мегафункция "SFL".

Такой проект есть в составе квартуса, но у него все неиспользуемые пины установлены в "0", если это вас не устраивает, сделайте его сами,

установив в настройках проэкта "все пины в тристейт."

Загружаете этот проект в чип, затем откройте файл расширением *.jic

убираете галочку в строке где "Facтору Default..." что-бы эта "фактори" пропала.

Ставие галочку на "examine" и жмете старт. И не забудьте убрать галочку с "Програм" а то затрете флэшку.

 

Если у вас нет *.jic то как его сделать - https://marsohod.org/11-blog/261-sfl

огромное спасибо.

Я опишу ситуацию, что вынуждает прибегнуть к таким вариациям..

Есть протоптанная дорожка, когда проект в тандеме с TMS320 в конце отладки заливается во флеш, чтобы сам процессор делал заливку. Вдруг наш успешный проект в SOF то ли при при конвертации в rbf стал портится, то ли на этапе самой заливки.

Заливка от проца не дает привычную работу FPGA. Чтобы сравнить заливки и требуется такой финт....

Share this post


Link to post
Share on other sites

Оказалось дело в среде Quartus II.

Обнаружилось это не сразу. Метод выкашивания дизайна до минимума ничего не дал. Даже простой регистр, работающий на зп\чт (scratch не работал).

Дизайн собранный с нуля, уже работал в этом режиме. Сравнение установок среды в этих двух случаях дал полную идентичность. Так что пришлось составлять новый дизайн по новой. Он уже работал и от rbf... Истинная причина осталась не разгадана

Стресанулись хорошо.. Шутка ли,- все на смарку?

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this