Jump to content

    

Lattice Software

Крайний раз временное моделирование запускал, когда не было уверенности в корректной работе TimeQuest. Как раз Quartus 10 вышел. После этого ещё ни разу не было, чтобы TimeQuest сказал, что всё ок, а в железе были трудности. Хотя было разок - я сам с констрейнтами накосячил...

Так что смысла во временнОм моделировании уже для подавляющего большинства случаев нет! К тому же всё чаще используются готовые корки от вендоров - их моделирование уж точно избыточно.

Share this post


Link to post
Share on other sites
11 часов назад, dxp сказал:

Это актуально, например, когда вы разрабатываете свою топологию - ASIC пилите. А в случае с ПЛИС этот этап за вас уже сделал вендор

И в чем принципиальная разница?

И там и там (ASIC/FPGA) STA сошёлся. Почему для ASIC моделирование с SDF имеет смысл, а для FPGA - нет?

Share this post


Link to post
Share on other sites
12 hours ago, dxp said:
  1. ... А в случае с ПЛИС этот этап за вас уже сделал вендор ....

присоединяюсь к предыдущему вопросу - АЗИК вендор тоже сделал просто дофига всего. и точно так же STA для АЗИКа удовлетворено. и тулзы для АЗИКа гораздо более "прувен" чем для альтеры. в чем разница?

ну и да, при временном моделирование проверяются временные констрейны на пины и мультисайклы, все-таки clock я готов доверить тулу. у меня еще часть констрейнов пишеться не мной - разбираться в tcl-е лень, поэтому мне проще посмотреть диаграммы  (ну и STA, конкретно в таймквесте - там картинки для легкости восприятия, можно, но по моему, картина в целом видна при моделирование, а в STA нужно уже знать, куда смотреть)

повторюсь, что при "межотдельных" вопросах - а корректно ли работает ПЛИС, когда есть непонятный глюк и все пытаются найти соринку в чужом глазу :) вейформы гораздо лучше, чем тайминг пасы

-------------------

да настоящие покрытие для ПЛИС с sdf-ом слишком трудозатратно, чтобы его пилить - проще в плисину засунуть и посмотреть "в железе". но когда тестбенч уже есть (длч АЗИКа делаем много похожего и минимальные переделки нужны), глюк очень редкий и в реалтайме ловятся только отдаленные последствия. понятно, что поймать такой глюк на модели совсем не просто.

--------------------

моя претензия в том, что не зависимо пользую я инструмент или не пользую, меня лишили такой возможности. и может потом Латтис или Актел у которых STA вьювер сильно проще, тоже так сделают...

 

Share this post


Link to post
Share on other sites
13 часов назад, dvlwork сказал:

И в чем принципиальная разница?

И там и там (ASIC/FPGA) STA сошёлся. Почему для ASIC моделирование с SDF имеет смысл, а для FPGA - нет?

Принципиальная разница в том, что при проектировании ASIC вам придётся выполнять этап размещения элементов на кристалле (наподобие того, как дизайнеру PCB приходится размещать ЭРИ на плате), при этом выбор местоположения элементов и трассировка связей являются непростыми процессами и тут весьма полезно проверять пути прохождения сигналов по времянкам. При этом именно важны задержки (и на симуляторе их хорошо видно), а не смысл самих этих сигналов (как при функциональном моделирование). Когда этот этап выполнен, можно прогнать STA для проверки. Но на этапе размещения и трассировки элементов и связей микросхемы временнОе моделирование STA не заменит. 

В ПЛИС же у вас уже готовая микросхема, где всё размещено, связи проложены, тактовые деревья спроектированы и отбалансированы, и всё это сделано вендором, который использовал для этого временнОе моделирование. Вам же остаётся только "наполнить жизнью" эту готовую структуру и проверить, удовлетворяют ли тайминги, для этого прекрасно подходит STA.

Share this post


Link to post
Share on other sites

Приветствую!

Анализ логов STA не заменит полностью моделирования с времянкой после P&R,  так как последнее служит так же и проверкой правильности и полноты задания констрэйнов!  И в серьезных проектах post-P&R симуляция со сравнением результатов с результатами функциональной симуляции один из этапов верификации дизайна. 

Удачи! Rob.

Share this post


Link to post
Share on other sites
9 hours ago, dxp said:

Принципиальная разница в том, что при проектировании ASIC вам придётся выполнять этап размещения элементов на кристалле (наподобие того, как дизайнеру PCB приходится размещать ЭРИ на плате),

в своей практике я ни разу не видел, чтобы бэкенд размещал ячейки руками, для современных (от 180 нм) технологий это делает тайм-дривен плейсер, абсолютно так же как и для ПЛИС, есть ряды, в которых размещаются стандарт целы стандартной ширины, "глубина" цела роли не играет, так как ряды на одинаковом расстоянии, выравнивается по одному краю - то есть разница с размещением LE мала. руками задаются области размещения элементов иерархии - типа pblock-ов в ПЛИС.

ну и естественно STA работает все время. наверно и руками когда размещаешь, STA работает (я с бэкендными тулзами мало имел дело - только посмотреть) - как иначе?

есть отличия в трассировке -то есть может выбираться ячейка с разной мощностью выхода, могут вставляться дополнительные буфера... в принципе, это проверяется формальными чекерами - не нарушилась ли логика в результате работы оптимизатора, то есть тоже временное моделирование не обязательно...

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now