Jump to content

    
Sign in to follow this  
URIK-ZZZ

О соединении земель

Recommended Posts

Здравствуйте!

Подскажите пожалуйста как на практике реализуется такой компонент? Иногда просто избражают резистор с нулевым сопротивлением на схеме,

а как выглядит компонент под это дело?

post-1543-1486503460_thumb.jpg

В голову приходит только нарисовать обычный компонент(например резистор) и вместо него впаять перемычку, но хотелось бы как-то обойтись без пайки.

Edited by URIK-ZZZ

Share this post


Link to post
Share on other sites

Не спец в этом вопросе, но встречал платы на которых был разведён резистор такой но ни чего не впаяно. И площадки резистора замыкались дорожкой.

Главное правильно определить место на плате в котором будет соединение AGND и DGND.

Share this post


Link to post
Share on other sites

В Пикаде добавляют атрибуты TieNet в цепи и в медный полигон (на котором цепи потом замыкаются) и DRC это проверяет.

В Оркаде делают так: http://www.parallel-systems.co.uk/images/P..._Definition.pdf

В Пульсониксе есть тип компонента "starpoint", на его пин и, соотв., пад подключаются разные цепи.

(правда хрен знает какими глазами потом смотрит технолог на электроконтроле, т.к. в IPC-D-356 цепи разные, но замкнуты :) )

 

Расскажите, пожалуйста, как это правильно делается в Алегро.

Share this post


Link to post
Share on other sites

Что-то не получается. Возможно я не правильно понял(с английским не очень).

Вот это место:

On each pin on the net short (SP1) you will need to Edit Property (Double click the pin) and add the net names

that you wish to short separated by a colon. In this example the nets are DGND:AGND:SGND. It is recommended

that for each pin the primary net is first (i.e. pin 1 the NET_SHORT would equal SGND:AGND:DGND. You also need

to ensure that you also have a PCB footprint defined for the netshort part.

Я так понял в схеме клацаю на пине и в редакторе свойств в Net Name через двоеточие добавляю имя второй земли.

Но он вообще не даёт Net Name редактировать в свойствах пина.

Ещё в примере, как я понял версия 17.2, а у меня 16.6. Может тут собака порылась?

Edited by URIK-ZZZ

Share this post


Link to post
Share on other sites
Посмотрите эту тему https://electronix.ru/forum/index.php?showtopic=132629

Спасибо!

В принципе в статье выше решение тоже самое, что и в обсуждении по ссылке - затыкание пасти DRC-у свойством NET_SHORT(ну или как указал PCBtech свойством NODRC_SYM_SAME_PIN), что бы не мешал, но реализация в статье начинается с Capture, подходит для 17.2. В 16.6 с Capture заморачиваться не надо, а всё делать в редакторах плат и футпринтов, как я понял.

Буду пробовать.

Share this post


Link to post
Share on other sites

Попробовал!

Нормально всё рпботает. Немного напрягает, что футпринт с ошибкой, которая убирается уже на плате.

Интересно, а если вот так сделать - это корректно?

post-1543-1487096330_thumb.jpg

Попробовал сделать проект, вроде не ругается, типа обманул DRC.

Конечно надо, чтобы на плате было больше одного слоя.

WARE_GND.rar

Вроде всё, что надо залил.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this