[RobFPGA 10]

Приветствую!

 

Новогодние праздники утихли а в голове продолжает шуметь...

 

Понадобилось обновить относительно недавний проект на SystemVerilog.

Есть в нем pkg в котором объявлен тип структуры который в свою очередь потом используется в том числе и для задания типа портов в ряде модулей. Пару лет назад все было отсимулированно и собранно без проблем.

package type_pkg;
..
typedef struct packed {
  loagic [WHA-1:0] field_a;
  loagic [WHB-1:0] field_b;
  loagic           field_c;
} st_TYPE_t;
endpackage

import type_pkg::*;
module modA (
  ...
  output st_TYPE_t d_ou,
  ...
);
...
endmodule

import type_pkg::*;
module modB (
  ...
  input st_TYPE_t d_in [0:NN-1],
  ...
);
...
endmodule


import type_pkg::*;
module top;
...
st_TYPE_t d_w [0:NN-1];

generate for (genvar gi=0;g<NN;gi++) begin : g_for
  modA i_modA (
    ...
    .d_ou (d_w[gi])
  );
  end
endgenerate

modB i_modB (
  .d_in (d_w),
  ...
);
...

Сейчас же суть глюка в том что в версии QuestaSim с 10.4c при симуляции я вижу на входе d_in модуля i_modB Z!!! состояние на всех битах за исключением бита 0. А на шине d_w при этом все как надо. 8-(). Соответственно симуляция не проходит. При этом ни ошибок компиляции ни ошибок elaboration при запуске нет!.

Да и в Vivado тоже все собирается правильно.

 

Что это? (вот бы вспомнить что я пил на Новый Год, может в этом дело? :) )

 

Удачи! Rob.

 

 

 

[blackfin 4]

Новогодние праздники утихли а в голове продолжает шуметь...

Вы принципиально игнорируете запятые, или только когда шумит?

[Kopart 0]

Сейчас же суть глюка в том что в версии QuestaSim с 10.4c при симуляции я вижу на входе d_in модуля i_modB Z!!! состояние на всех битах за исключением бита 0. А на шине d_w при этом все как надо. 8-(). Соответственно симуляция не проходит. При этом ни ошибок компиляции ни ошибок elaboration при запуске нет!.

А вы при компиляции используете один Multiple File Compilation Unit (-mfcu)?

[RobFPGA 10]

Приветствую!

 

Нет, не использую. Файлы pkg и модули компилируются раздельно.

Попробовал изменить тип шины d_w и соответственно порта d_in на

st_TYPE_t [0:NN-1]  d_w,
... 
st_TYPE_t [0:NN-1]  d_in,

В таком виде симулируется все как надо.

 

Удачи! Rob.