Jump to content

    

Recommended Posts

Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу

upf.zip

Share this post


Link to post
Share on other sites
Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу

Язык обратно совместим. Для того чтобы перевести конструкции из SV в V нужно заменить не поддерживающиеся структуры SV для V. Для этого нужно знать язык V и понимать язык SV.

А собственно говоря зачем вам переносить из SV в V? В прошлый раз когда я сталкивался с таким вопросом, была информация о устаревшей системе. Устроившим решением было синтез из SV нетлиста который данная система поддерживала.

Share this post


Link to post
Share on other sites
Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу

Ваш архив не открывается.

 

Нет, открылся вроде...

Edited by Zwerg_nase

Share this post


Link to post
Share on other sites
Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу

 

А в чем смысл такой работы?

Я понимаю - с Verilog на SV переводить еще имело бы смысл, а наоборот-то зачем?

 

Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу

 

Но если захотите заморочиться с переводом, это будет несложно:

замените тип bit на reg или wire (если присваивается в assign),

always_ff на always @

 

typedef enum int unsigned

{

S0,

...

S9

} pmu_fsm_states_e;

 

 

на reg [3:0] pmu_fsm_states_e

 

и S0 .. S9 на параметры

 

Кроме того, я заметил конструкцию always_latch, от которой бы постарался избавиться, т.к. делать защелки в цифровом дизайне - плохая практика.

Share this post


Link to post
Share on other sites
Но если захотите заморочиться с переводом, это будет несложно:

замените тип bit на reg или wire (если присваивается в assign),

always_ff на always @

 

Тип bit я там не заметил ни в одном из двух файлов. А вот тип logic есть. Его надо будет заменить на reg или wire, да.

 

Если надо переводить в Verilog ещё и тестбенч (tb.sv), то там могут быть проблемы. Во-первых, не определён package UFM, на который указывает import. А во-вторых, в тестбенче используется assert, который не имеет полного аналога в Verilog, т.е. что-то надо будет выдумывать взамен.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this