Jump to content

    

Прошу дать оценку трассировки

Чисто любопытства ради взял вашу платку(ТС-а), убрал все проводники и попробовал разводить "как вы"- при этом не делал ни свапов, длину и выход из под цинка не оптимизировал, положение планок не настраивал. Т.е практически на авось накидал дороги, подключил только маски и стробы для ясности: очевидно что при наличии желания весь ддр3 можно раскидать и по 3 сигнальным слоям(а байтлейны на одном с большой вероятностью), 4 же должно хватить за глаза, т.е можно и байтлейны и адреса/управление кидать по 2 слоям(хотя хватит и одного). При этом еще хватит места на дискотеку :biggrin:

 

Дороги ставил 0.127мм но можно и шире без проблем(см.предыдущие посты). Если не хватит по тем или причинам канала для вывода диффпар, можно сделать местами фанаут догбонами и уже под цинком их разворачивать так чтобы пары пролезли - пространства чтобы накртутить меандры полно.

post-65887-1471765680_thumb.png

Share this post


Link to post
Share on other sites

сначала, лучше расставить конденсаторы, развести питание. затем браться за сигнальные цепи.

Кросталки, целостность сигнала/питания желательно промоделировать в нуперлинке.

Share this post


Link to post
Share on other sites
сначала, лучше расставить конденсаторы, развести питание. затем браться за сигнальные цепи.

 

Единственное с чем ограниченно можно согласиться из этого списка это питание: разводка SMPS, планирование полигонов и возможно фанаут питающих цепей некоторых микросхем, вроде физика как в этом проекте. В целом все эти рецепты "действовать в таком -то порядке" не более чем сказка, ибо нет универсальных методов под все дизайны.

 

Кросталки, целостность сигнала/питания желательно промоделировать в нуперлинке.

 

При нормальной разводке тут нечего моделировать :biggrin:

 

 

Share this post


Link to post
Share on other sites

Господа, если есть десяток минут свободного времени, сердечно прошу взглянуть на исправленный дизайн.

 

Дело в том, что правильный ответ на ваш вопрос это не "да/нет", а тот факт что выравнивают по задержке распространения сигнала- соответственно когда внутри корпуса все однородно, и длины проводников в пределах нужного разбега то совпадение по "таймингам" происходит само собой. Понятное дело что package pin delay и z axis delay меняют игру. Обращаемые ваше самое пристальное внимание именно на слово delay- используется именно оно, а не слово length.

Тот факт, что length matching != delay matching, я хорошо понимаю. Но тут либо менять САПР, либо положиться на StackUp калькулятор (который утверждает, что скорость распространения в сигнальных слоях одинакова, стек-то симметричный) и трассировать с одинаковым кол-вом переходов.

 

Это как? В смысле, сначала развел плату а потом футпринт поменял что-ли? :laughing:

Ну да :laughing:

Сначала DDR оттрасировал, потом взялся за футпринты: подрезал, правда, чуть с бОльшим запасом сделал, чем у вас.

 

Ну, пытаться свапать адреса конечно гиблое дело :biggrin: , но сдается мне вы не с того конца заходите: складывается впечатление что вы зациклены именно на выравнивании, а между тем лучше сконцентрироваться на том, чтобы сигналки выходили из под цинка нормально, а не кругами, зигзагами и пр. Со стороны памяти уже разберетесь.

А адреса и нельзя свапать, иначе не заведется память.

Да, вы правы, во главу угла поставил именно matching, о котором так много говорили большевики. Кстати, вывод сигналов из-под цинка кривой не потому, что кривые руки: я этими зигзагами под цинком получаю "бесплатное" выравнивание серпантином. Разве так делать неверно? Ведь даже с учетом матрицы виасов под BGA там остается медь на плейнах, а значит целостность сигнала страдать не должна.

 

Вот на этом этапе и пошло что-то не тем путем- ибо 0.17 это перегиб.

Поправил стек, получил 0.13 на внутренних слоях. Трассировка стала даваться проще, тут не поспоришь.

 

99% что не правильно параметры настроили. Там даже с 45гр выходит вполне ок при адекватных числах.

Ну вроде в исправленной версии отследил все эти моменты.

 

Чисто любопытства ради взял вашу платку(ТС-а), убрал все проводники и попробовал разводить "как вы"- при этом не делал ни свапов, длину и выход из под цинка не оптимизировал, положение планок не настраивал. Т.е практически на авось накидал дороги, подключил только маски и стробы для ясности: очевидно что при наличии желания весь ддр3 можно раскидать и по 3 сигнальным слоям(а байтлейны на одном с большой вероятностью), 4 же должно хватить за глаза, т.е можно и байтлейны и адреса/управление кидать по 2 слоям(хотя хватит и одного). При этом еще хватит места на дискотеку :biggrin:

Да, мне так тяжело это дается, поскольку опыта мало: сам это чувствовал в процессе. Кстати, руку вроде чуть поднабил, так что гляньте исправленный вариант, если не затруднит.

 

Дороги ставил 0.127мм но можно и шире без проблем(см.предыдущие посты). Если не хватит по тем или причинам канала для вывода диффпар, можно сделать местами фанаут догбонами и уже под цинком их разворачивать так чтобы пары пролезли - пространства чтобы накртутить меандры полно.

Черт, точно, ведь можно кое-где убрать via-in-pad и сделать раскосый dog-bone для удобства вывода. Простая, вроде, мысль, а в голову не пришла...

 

сначала, лучше расставить конденсаторы, развести питание. затем браться за сигнальные цепи.

Кросталки, целостность сигнала/питания желательно промоделировать в нуперлинке.

Да, в этот раз расставил капы вокруг чипов: особых проблем во время трассировки не доставило, зато стоят хорошо и переходные прямо в падах.

1.rar

Edited by UnDerKetzer

Share this post


Link to post
Share on other sites
Но тут либо менять САПР, либо положиться на StackUp калькулятор (который утверждает, что скорость распространения в сигнальных слоях одинакова, стек-то симметричный) и трассировать с одинаковым кол-вом переходов.

 

Дабы не не писать километровые посты- обратите внимание на документ. И хотя в вашем дизайне разумеется не те частоты чтобы серьезно думать о signal propagation delay, тем не менее в бумажке есть масса полезных моментов.

 

Ну да laughing.gif

 

Не сойдется разводка :laughing:

 

Сначала DDR оттрасировал, потом взялся за футпринты: подрезал, правда, чуть с бОльшим запасом сделал, чем у вас.

 

Подрезать/делать с запасом бессмысленно когда можно посчитать в лоб причем по стандарту, о стало конечно сильно лучше чем было.

 

А адреса и нельзя свапать, иначе не заведется память.

 

Обычно в таких моментах имеет смысл добавлять "ваш Капитан Очевидность", но да и ладно.

 

Да, вы правы, во главу угла поставил именно matching, о котором так много говорили большевики. Кстати, вывод сигналов из-под цинка кривой не потому, что кривые руки: я этими зигзагами под цинком получаю "бесплатное" выравнивание серпантином. Разве так делать неверно? Ведь даже с учетом матрицы виасов под BGA там остается медь на плейнах, а значит целостность сигнала страдать не должна.

 

Дело не в способе вывода зигзагами как в таковом, а его реализации: не смысла прыгать со слоя на слой и при этом занимать место которое можно и нужно использовать под выравнивание(см.ниже). Клок например по-прежнему что-то нечто :laughing:

сердечно прошу взглянуть на исправленный дизайн.

 

Есть позитивная динамика по сравнению с предыдущей версией, однако:

 

- не буду лишний раз повторять тот факт что любой из байтлейнов тут разводится на одном слое, тем не менее получается так что вы выводите сигналы наиболее длинным путем(длинные стали длиннее), а потом под них выравниваете остальные дороги в ограниченном пространстве. Не везде успешно :laughing:

 

- в добавок к предыдущему пункту вы судя по всему так и не прочитали до конца документ на физик: плохая идея делать 2 сигнальных слоя с хайспидами друг за другом, т.е подряд.

 

- по прежнему есть кривые меандры причем в таких местах где полно места нарастить их нормально, также имеются чересчур длинные бампы на стробах, ну и местами сохраняется слишком близкое расстояние меду соседними проводниками.

 

- вы местами не доводите проводники до центров падов, а это влияет на то как сработает выравнивание: очень хорошо видно на эзернете.

 

Но в целом гораздо лучше чем было, хотя по прежнему не то.

post-65887-1471827810_thumb.png

post-65887-1471827815_thumb.png

post-65887-1471827818_thumb.png

post-65887-1471829629_thumb.png

post-65887-1471829632_thumb.png

Share this post


Link to post
Share on other sites
Дабы не не писать километровые посты- обратите внимание на документ. И хотя в вашем дизайне разумеется не те частоты чтобы серьезно думать о signal propagation delay, тем не менее в бумажке есть масса полезных моментов.

Спасибо!

 

Не сойдется разводка :laughing:

Сошлась же: просто руки чесались переразвести.

 

Обычно в таких моментах имеет смысл добавлять "ваш Капитан Очевидность", но да и ладно.

Да вы выразились неоднозначно (во всяком случае для меня).

 

Дело не в способе вывода зигзагами как в таковом, а его реализации: не смысла прыгать со слоя на слой и при этом занимать место которое можно и нужно использовать под выравнивание(см.ниже). Клок например по-прежнему что-то нечто :laughing:

Про прыжки - понял.

 

Про клок - неясный момент...

upd: про клок уразумел. Зачем-то перепрыгнул на топ, когда можно было отвести на терминаторы в боттоме же.

Кстати, вопрос общего плана: есть реальная необходимость на участке "последний чип - терминаторы" соблюдать правила трассировки так же строго, как на участках чип-чип?

 

Есть позитивная динамика по сравнению с предыдущей версией, однако:

- не буду лишний раз повторять тот факт что любой из байтлейнов тут разводится на одном слое, тем не менее получается так что вы выводите сигналы наиболее длинным путем(длинные стали длиннее), а потом под них выравниваете остальные дороги в ограниченном пространстве. Не везде успешно :laughing:

Поверьте, крутил и так и сяк, и делаю именно по озвученному вами сценарию: так получается больше места под выравнивание коротких линий. Если же тянуть самый длинный проводник кратчайшем путём (а я первым вывожу сигнал маскирования), то места свободного не остается совсем. Впрочем, мне кажется, что это опять же вопрос опыта.

 

- в добавок к предыдущему пункту вы судя по всему так и не прочитали до конца документ на физик: плохая идея делать 2 сигнальных слоя с хайспидами друг за другом, т.е подряд.

А вот и прочитал: для ethernet сигналы RGMII теперь проложены на 2-м и 3-м сигнальных слоях (между ними плейны питания и земли).

А для снижения межслойного взаимовлияния сигнальных пар "Int_1 <-> Int_2" и "Int_3 <-> Int_4" увеличил препрег с 360 микрон до 540 микрон (3 слоя препрегов вместо 2, производитель допускает, о чем говорит на сайте). Ну и в фоновом режиме старался сокращать протяженность неортогональных линий на близких слоях.

 

- по прежнему есть кривые меандры причем в таких местах где полно места нарастить их нормально, также имеются чересчур длинные бампы на стробах, ну и местами сохраняется слишком близкое расстояние меду соседними проводниками.

Да, действительно, есть такие места. Буду править (видно, глаз замылен был уже).

 

- вы местами не доводите проводники до центров падов, а это влияет на то как сработает выравнивание: очень хорошо видно на эзернете.

Хммм, никогда не задумывался над этим. Спасибо, что ткнули носом.

 

Но в целом гораздо лучше чем было, хотя по прежнему не то.

Терпенье и труд, как говорится. Кардинально переразводить этот вариант не буду, пожалуй, внесу лишь правки.

Спасибо, что тратите свое время!

Edited by UnDerKetzer

Share this post


Link to post
Share on other sites
Сошлась же: просто руки чесались переразвести.

 

Вы несколько недооцениваете ситуацию- скажем после уменьшения размеров площадок в сторону большей адекватности, на плате возросло количество мест аля etch trap: они и раньше были, просто их стало больше. Тут конечно резонно возразить, что при подготовке к производству завод особо кривые участки правит в CAM редакторе, однако наличие таких участков это само по себе отсутствие внимание к DFM- а вашем случае наличие таких мест и в хайспидах.

 

Да вы выразились неоднозначно (во всяком случае для меня).

 

Если где-то ввел в заблуждение- примите мои извинения.

 

про клок уразумел. Зачем-то перепрыгнул на топ, когда можно было отвести на терминаторы в боттоме же.

Кстати, вопрос общего плана: есть реальная необходимость на участке "последний чип - терминаторы" соблюдать правила трассировки так же строго, как на участках чип-чип?

 

В клоке не должно быть кучи переходов со слоя на слой(тем более в середине линии), супер длинных трасс и некорректных меандров :biggrin: . Что касается означенного участка: доводите с теми же правилами но без выравнивания.

 

Поверьте, крутил и так и сяк, и делаю именно по озвученному вами сценарию: так получается больше места под выравнивание коротких линий. Если же тянуть самый длинный проводник кратчайшем путём (а я первым вывожу сигнал маскирования), то места свободного не остается совсем. Впрочем, мне кажется, что это опять же вопрос опыта.

 

Я все же склонен полагать что вам кажется :laughing: Посмотрите на один из прошлых скриншотов: выделенный участок как и его собрат с соответствующего байтлейна достаточно чутка сдвинуть вправо чтобы заметно сократилась целевая длина в матч группе, при этом останется немало места на меандры. Тут важно отметить такой момент- вам судя по всему повезло именно со сферчино-вакуумным дизайном поскольку пины бга, где вы накручиваете выравнивание не пошли в нетлист(No Net). Если бы пошли, то метода вышла бы проблемной :laughing:

 

А вот и прочитал: для ethernet сигналы RGMII теперь проложены на 2-м и 3-м сигнальных слоях (между ними плейны питания и земли).

А для снижения межслойного взаимовлияния сигнальных пар "Int_1 <-> Int_2" и "Int_3 <-> Int_4" увеличил препрег с 360 микрон до 540 микрон (3 слоя препрегов вместо 2, производитель допускает, о чем говорит на сайте). Ну и в фоновом режиме старался сокращать протяженность неортогональных линий на близких слоях.

 

Нужно именно разделять плейном.

 

Да, действительно, есть такие места. Буду править (видно, глаз замылен был уже).

 

Такие места по-прежнему есть.

 

Терпенье и труд, как говорится. Кардинально переразводить этот вариант не буду, пожалуй, внесу лишь правки.

 

Тут какое дело- абсолютно подавляющее число разработчиков всегда недооценивает этот момент: мол ну есть тут и там грязи немного, и так сойдет, ибо уже выпускать пора. Разумеется никто из них не ожидает что вполне реально потратить время сопоставимое со всеми прошлыми итерациями "всего лишь" на исправление недочетов выявленных в ходе тестирования, при этом в особо удачных случаях сделать это "за счет" отдельных участков дизайна принеся тем самым новые проблемы и там. Одним словом, не нужно переоценивать себя и недооценивать проблемы :laughing:

post-65887-1471852589_thumb.png

post-65887-1471852835_thumb.png

post-65887-1471852839_thumb.png

post-65887-1471852843_thumb.png

Share this post


Link to post
Share on other sites

если плата делается в альтии то, для настройки радиуса скругления используются клавиши 1 и 2. Запускаете команду выравнивания длин и жмете ~, будет вам полный список горячих клавиш.

Edited by KapitanYtka

Share this post


Link to post
Share on other sites

Во-первых, хочу поблагодарить всех учавствующих в дискуссии, в особенности EvilWrecker: если честно, мою благодарность вам лучше всяких слов выразила бы бутылка коньяка.

Во-вторых, я завершил трассировку и прошу достопочтенную публику потратить время и покритиковать дизайн. Интересующие моменты: SRAM, 1G Ethernet, DDR3 и трассировка питания.

Краткое содержание:

- Длинна внутри каждой шины данных DDR3 выровнена, каждая шина разведена в одном слое.

- Длины адресной шины на участках Zynq-DDR3_1 и DDR3_1-DDR3_2 выровнены.

- Длины групп RGMII Ethernet TX и RX каждый в своем слое, выравнивание внутри групп.

- Каждая из групп SRAM D и Q разведена во внутренних слоях (но не в одном), адресная шина SRAM разведена во внешних слоях, и имеет длинну бОльшую, нежели шины D и Q. Это сделано для пропорционального уравнивания задержки распространения сигнала для внешних слоев (там скорость распространения чуть выше).

- Все высокоскоростные трассы опираются на плейн питания или земли, плейны для этих участков без разрывов.

- Питание разведено полигонами, есть подрезы земляных плейнов в районе аналоговой части (слева) для того, чтобы разделить пути возвратных токов аналоговых и цифровых цепей.

 

Вариант чистовой, но не окончательный, планирую за эту неделю дочистить и причесать плату, поэтому прошу помощи.

Файл

Спасибо!

з.ы. ввиду размера файла даю прямую ссылку на dropbox.

Share this post


Link to post
Share on other sites
Во-первых, хочу поблагодарить всех учавствующих в дискуссии, в особенности EvilWrecker: если честно, мою благодарность вам лучше всяких слов выразила бы бутылка коньяка.

 

Коньяк это конечно здорово, но пока что вы несколько переоцениваете мой вклад:с моей стороны сказано все-таки за вещи достаточно очевидные :laughing:

 

Во-вторых, я завершил трассировку и прошу достопочтенную публику потратить время и покритиковать дизайн.

 

Что можно сказать по текущему дизайну- видно что старались и многие вещи стали заметно лучше, однако сохраняются некоторые ляпы с прошлых версий и привнесены новые:

 

1) Вместо пресловутого порядка "...Sig-GND-Sig..." вы кладете 2 подряд сигнальных слоя с ддр3, причем таким образом что:

а) трассы слишком близко или пересекают разрыв опорного полигона

б) идут не просто параллельно, но и практически друг над другом на соседних слоях(аля broadside coupled), то же самое с клоком ацп.

в) по-прежнему есть участки с ддр3 где проводники слишком близко к друг другу

 

2) напрасно режете земляной полигон- у вас не та компоновка для которой это нужно.

 

3) крайне большая вероятность, что при использовании некоторых рейлов питания на сигнальных слоях(с нормальным зазором до сигналок конечно), можно сделать пресловутое разделение Sig-GND-Sig.

 

4) не используете колоссальную по размеру полезную площадь под меандры- ближе к вечеру (шутки ради) скину пример на основе вашей разводки. На мой взгляд текущей разводкой ддр3 вы сами себе жизнь усложняете :biggrin:

 

К слову о ддр3- на будущее, обратите внимание на MCP, в частности от Microsemi вроде W3J128M64G-XLBX.

 

5) ну и самое малое напоследок- новые DFM привнесли, но лично мне интересно другое: зачем нужны вырезы около микрофонов(притом асимметрично расположенные относительно платы) и почему летает разъем эзернета?

 

В качестве послесловия- взгляните на этот документ, в частности на страницы 17, 22 и 25.

post-65887-1473248456_thumb.png

post-65887-1473248461_thumb.png

post-65887-1473248467_thumb.png

post-65887-1473248471_thumb.png

post-65887-1473248475_thumb.png

post-65887-1473248478_thumb.png

post-65887-1473248931_thumb.png

post-65887-1473248934_thumb.png

Share this post


Link to post
Share on other sites
Коньяк это конечно здорово, но пока что вы несколько переоцениваете мой вклад:с моей стороны сказано все-таки за вещи достаточно очевидные :laughing:

Боюсь, что нет: в данном случае дело ведь не в уникальности информации, а в её актуальности.

 

 

1) Вместо пресловутого порядка "...Sig-GND-Sig..." вы кладете 2 подряд сигнальных слоя с ддр3, причем таким образом что:

а) трассы слишком близко или пересекают разрыв опорного полигона

б) идут не просто параллельно, но и практически друг над другом на соседних слоях(аля broadside coupled), то же самое с клоком ацп.

в) по-прежнему есть участки с ддр3 где проводники слишком близко к друг другу

Попытался достичь компромисса, дабы иметь низкоиндуктивную емкостную связь GND-VCC плейнов, поэтому такая структура слоев. А чтобы не было межслойных кроссталков, проложил 3 препрега между сигнальными слоями, т.е. имею 0.5мм зазор между ними. Но вы правы: следует минимизировать параллельные участки, я на каком-то этапе совсем упустил это из виду.

 

 

2) напрасно режете земляной полигон- у вас не та компоновка для которой это нужно.

Хуже точно не будет: аналоговая часть потребляет мало, а перестраховаться стоит, раз есть бесплатная возможность.

 

3) крайне большая вероятность, что при использовании некоторых рейлов питания на сигнальных слоях(с нормальным зазором до сигналок конечно), можно сделать пресловутое разделение Sig-GND-Sig.

Абсолютно согласен, но, боюсь, моих моральных сил уже не хватит переделывать все.

 

4) не используете колоссальную по размеру полезную площадь под меандры- ближе к вечеру (шутки ради) скину пример на основе вашей разводки. На мой взгляд текущей разводкой ддр3 вы сами себе жизнь усложняете :biggrin:

Будет очень любопытно взглянуть.

 

К слову о ддр3- на будущее, обратите внимание на MCP, в частности от Microsemi вроде W3J128M64G-XLBX.

Ё-моё, это действительно шикарное решение. И даже у микрана есть. Нда, жаль, не знал об этой возможности в начале проекта.

 

5) ну и самое малое напоследок- новые DFM привнесли, но лично мне интересно другое: зачем нужны вырезы около микрофонов(притом асимметрично расположенные относительно платы) и почему летает разъем эзернета?

Вот кстати про DFM спасибо что сказали: нашел и почитал доку "Understanding DFM and Its Role in PCB Layout", проникся, поправил у себя.

Вырезы - просто панелирование фрезировкой. Если прототип покажет себя хорошо, отделю блок микрофонов в отдельную двуслойную плату.

 

В качестве послесловия- взгляните на этот документ, в частности на страницы 17, 22 и 25.

Хм, уже читал этот довольно ценный документ, но не все моменты мне ясны. Например стр. 17: понятен резон закладывать минимальный зазор трамбона 4*W (я в паре мест допустил 3.85, но в основном 4.6) - дабы не менялась (уменьшалась) задержка распространения сигнала, но вот почему не стоит делать сегменты менее 1.5*W - не вполне очевидно.

 

стр 22: да, вроде читал, а пропустил мимо ушей.

стр 25: интересное решение, применю.

 

Спасибо. Без вас было бы в разы труднее.

Думаю, внесу парвки и в продакшн.

 

 

Share this post


Link to post
Share on other sites
ближе к вечеру (шутки ради) скину пример на основе вашей разводки.

 

Собственно о чем речь- см. скриншот: на вашей плате полно места чтобы не только развести ддр3 и все остальное, но и выровнять это и разделить полигоном соседние сигналки без каких-либо проблем. Полагаю у вас этого не выходит по следующим причинам:

 

- чрезмерную площадь отводите под выравнивание и не в тех местах где надо

- начинаете выравнивать в неправильном порядке и не в тех местах где надо

- пинсвап в байтлейне не самый удачный

- сегменты меандра имеют чрезмерный размер

 

К слову на картинке расстояние между проводниками не менее 0.26мм(кроме отверстий) при трассе 0.13мм, в расчете что у вас 40 Ом проводники.

 

ПС. Если сумеете разделить идущие подряд сигнальные слои путем пресловутый переработки ддр3 линий, могу закинуть пару-другую 3д моделей микросхем для вашего проекта. В смысле, нормальных, сделанных мной вручную- скажем как на приложенной картинке.

 

 

UPDATE- опередили меня пока писал свой комментарий

 

Попытался достичь компромисса, дабы иметь низкоиндуктивную емкостную связь GND-VCC плейнов, поэтому такая структура слоев.

 

Что вы подразумеваете под индуктивностью между этими плейнами?

 

А чтобы не было межслойных кроссталков, проложил 3 препрега между сигнальными слоями, т.е. имею 0.5мм зазор между ними. Но вы правы: следует минимизировать параллельные участки, я на каком-то этапе совсем упустил это из виду.

 

При таком наложении врядли поможет- иногда(очень иногда) так можно например делать на толстых 6 слойках, как например в случае Tegra K1, но и то смотря какая расстановка компонентов- в общем случае это порочная практика. В случае конкретики где это применимо свои нюансы.

 

Хуже точно не будет: аналоговая часть потребляет мало, а перестраховаться стоит, раз есть бесплатная возможность.

 

Возможно что и будет- дело не в потреблении а конфигурации возвратного пути токов.

 

но не все моменты мне ясны

 

Те моменты в смысле самой геометрии уже отсылают в электродинамику, но доступное объяснение есть в тех же гайдах.

post-65887-1473265106_thumb.png

post-65887-1473265111_thumb.png

post-65887-1473265115_thumb.png

Share this post


Link to post
Share on other sites
- Длины адресной шины на участках Zynq-DDR3_1 и DDR3_1-DDR3_2 выровнены.

 

Старайтесь так не делать, это потенциальный источник ошибки. Причем чем больше чипов будет в связке, тем больше вероятность такой ошибки.

Выравнивайте так, как выглядят пары источник-приемник, т.е. Zynq-DDR3_1, Zynq-DDR3_2 и т.д., если чипов больше двух.

Share this post


Link to post
Share on other sites
Старайтесь так не делать, это потенциальный источник ошибки. Причем чем больше чипов будет в связке, тем больше вероятность такой ошибки.

Выравнивайте так, как выглядят пары источник-приемник, т.е. Zynq-DDR3_1, Zynq-DDR3_2 и т.д., если чипов больше двух.

Не понимаю. Может я не вполне корректно выразился... Это же Fly-By, а, значит, только так и можно трассировать.

В первых версиях платы делал так: дотягивал линии от Цинка до первой микросхемы и выравнивал, после тянул от первой до второй и опять выравнивал, но к четвертой версии трассировки я освоил инструмент xSignals, который именно таким образом выравнивает addr/ctrl шину.

 

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this