Jump to content

    
Sign in to follow this  
influenza

Чудесное превращение ПЛИС в Asic

Recommended Posts

Сегодня как раз на почту реклама упала: BaySand - FPGA to ASIC Conversion, Multi Project Wafer, Low Cost SoC. Ссылку сами найдете, кому надо. Подозреваю, что таких контор много.

Share this post


Link to post
Share on other sites
О! всем спасибо!

 

А что опыт говорит? с кем лучше работать? с нашими или с импортными?

 

У нас тут мнения разошлись) начальство в "наших" не очень верит... )) верит в импортных, но тут дополнительные трудности с коммуникациями как мне кажется...

 

Но в целом я понял. Будем контактировать со всеми видимо...

 

 

Смотря что делать и для каких целей.

 

 

Share this post


Link to post
Share on other sites

Всё ещё актуально? Если да, то вот адресс : https://www.inomize.com

Базируемся в израиль-англия, техпроцесс вплоть до 12нм.

Было пару проэктов с Российскими компаниями.

 

Share this post


Link to post
Share on other sites

я так понимаю, что все предложения это берем RTL (и констрейны, если есть) из него делаем ASIC, то есть FPGA проект это как бы прототипирование (необязательное, вобщем-то)

а у BaySand готовые маски, в которых дорисовываются несколько слоев металла - то есть уникальное предложение, я аналогов не встречал. был еще eASIC, надеюсь, что после покупки Интелом у них все хорошо.

но у BaySand-а еще фича, что они в корпуса такие же как ПЛИС засовывают - то есть можно будет(?) запаять на платы вместо ПЛИС

ну и соответственно сроки разработки должны быть гораздо быстрее, но это какими-то своими тулзами - вряд ли стандартными синопсисом/каденсом весь такой флоу покрыть можно.

интересно - насколько обещания BaySand-а соответствуют реальным результатам...

Share this post


Link to post
Share on other sites

А я правильно понимаю что в FPGA проект и все DFT засовывается для последующего производства?

Я могу предположить что если производитель FPGA  делает ASIC, то он-же и DFT уже встраивает сам на уровне своих макроячеек (eASIC, BaySand).

А вот если кто-то переводит RTL в ASIC то это дополнительный этап дописывания кода, констрейнов и т.п

У кого-то есть опыт такого перевода  RTL в ASIC?

 

Share this post


Link to post
Share on other sites
22 hours ago, topor_topor said:

А я правильно понимаю что в FPGA проект и все DFT засовывается для последующего производства?

DFT это, просто говоря, замена триггеров (то есть одних библиотечных ячеек на другие) на специальные "тригера со сканированием", то есть потеря по времянке, из-за дополнительного входного мультиплексора эти триггера медленнее и занимают большую площадь - то есть плата за DFT это ухудшение характеристик

FPGA дизайнер может вообще этим не заморачиваться - этот скан-инсершин может быть сделан после синтеза нетлиста командой (оутсорсерами) занимающимися физическим дизайном. как правило никакого проигрыша тут нет, так как основные проблемы времянки возникают при размещении - то есть на задачах бэкенда, которые никак не должны интересовать разработчиков FPGA проекта

то есть никаких дополнительных требований на HDL, констрейны и т/д у команды с опытом в FPGA нет. и как правило дополнительных денег за внесение скан цепочек в нетлист бэкендный оутсорс не берет

-------

предположу, что eASIC имеет уже готовые скан-енаблед триггера (и никаких других) на своем чипе, а скан-цепочки они прокладывают так же, как и роутинг дизайна

------

а по поводу BaySand - уж сильно радужные перспективы они обещают, возникает сомнение, что на самом деле у них все так хорошо (это я поинтересовался их сайтом). если кто-то докажет. что я не прав - буду рад

Share this post


Link to post
Share on other sites
2 hours ago, baumanets said:

Опыт есть.

Да только за опыт наши работодатели платить не готовы. Все норовят развести как кролика.

у меня сложилось представление, что предложение опережает спрос - то есть бэкендного отутсорса в мире предлагают много. основной вопрос в репутации, так как денег тратится много (и демпинговать "индусами" из-за неуменьшимых затрат нет смысла), то отечественные дизайн-центры не востребованы.

то есть, предположу, дела не имел никогда, отечественный дизайнцентр - это какие-то спецприменения, где ужос-ужос, боимсо закладок. или обслуживание какой-то отечественной фабрики, что опять же вызывает скорее вопросительные, чем восклицательные знаки. 

теоретически, можно было бы подняться на каких-то уникальных IP, но где же их взять для бэкенда? да еще так, чтобы заказчик рискнул деньгами...

Share this post


Link to post
Share on other sites
11 hours ago, yes said:

то есть никаких дополнительных требований на HDL, констрейны и т/д у команды с опытом в FPGA нет. и как правило дополнительных денег за внесение скан цепочек в нетлист бэкендный оутсорс не берет

И все же, плисоводы должны знать о DFT, поскольку:  для DFT необходим отдельный интерфейс микросхемы, который надо учитывать еще на этапе разработки RTL и печатных плат-прототипов. В модели необходимо предусмотреть дополнительные пады, или добавить интерфейс скана к имеющимся падам (как вторая функция). Кроме того, отдельной частью DFT является boundary scan вместе с JTAG - это можно имплементировать и отлаживать в FPGA. Можно соорудить свой MBIST и отладить в FPGA.

На самом деле, идея конверсии FPGA->ASIC крайне ущербна, поскольку такие вещи как домены питания, режимы тестирования и исправления ошибок в памяти, использование отдельных макроблоков, таких как PHY интерфейсов, и т.д. - на FPGA не отладишь. А значит, подобная конверсия имеет смысл только для старых процессов 180нм и выше. На более тонких процессах имеет смысл просто заказывать бэкэнд, поскольку у результата, вероятнее всего, будут сильно другие характеристики, чем были в  FPGA. Хотя бы просто потому, что дерево клока в FPGA зафиксировано, а в эсике его можно реализовать как угодно.

Share this post


Link to post
Share on other sites
On ‎11‎/‎5‎/‎2018 at 10:38 PM, yes said:

DFT это, просто говоря, замена триггеров (то есть одних библиотечных ячеек на другие) на специальные "тригера со сканированием"

Сделав десятки бекэндов и DFT позволю себе заметить пару моментов:

- Этап DFT в тулзе для синтеза (Genus) действительно выглядит как "просто говоря, замена триггеров "....

Но в тулзе для для ATPG (Encounter Test) можно вставить JTAG контроллер и боундари скан. Или BIST контроллер и ещё кое-чё. 

 - Тайминг констрейны дописывать надо, как минимум для тест моды. Иногда не просто их отделить от остальных.

- Построение клок три с тестовыми структурами и без может отличаться.

- Надо пины для тест интерфейса. И просто JTAG пинов может и не хватить (но некоторые и через землю+питание всё тестить умеют)

- ATPG фолт кавередж нас интересует? Надо его вручную допиливать (лучше прямо меняя исходный RTL).

При 85% и партиях в пару сот тысяч\год готовтесь платить за брак (вынуть долларовую микросхему, например с машины, и проанализировать, стоит от 15 000УЕ).

Особенно жестко, это когда заказчик останавливает производство до выяснения (распила кристала в месте где он сломан) и устранения за счёт нерадивого дизайнера.

- Имея четкое представление что и как происходит можно на этапе FPGA сделать дружественный к DFT  и безгиморный дизайн.

Даже специализация такая есть  - DFT  инженер (особенно когда аналог на борту есть)

-------------------------------------

- Насчёт того, есть ли смысл переводить FPGA->ASIC.... Думаю да, если дешевле чип будет при массовом производстве.

Ну ещё в ASIC можна вытянуть характеристики получше, если прям сильно надо.

Но хотел-бы услышать про реальные и успешные риал кейсы, если есть у кого...

 

Share this post


Link to post
Share on other sites

я не спорю - чем выше понимание всего процесса, тем лучше.

но все-равно, не считаю, что от разработчика FPGA _требуются_ дополнительные знания при переносе проекта под АЗИК. 

из личного опыта - при разработке обработчиков сигналов практически всегда проект АЗИК прототипировался на ПЛИС - то есть симуляции недостаточно, требуется наработка сотен часов в реальном времени, что не просимулируешь. модели, которые покрывают принимаемые сигналы в полной мере, а не какой-то кратковременный аспект, писать тяжело и не гарантируешь точности...

то есть код ПЛИС используется в АЗИКе, для следующего поколения берется код из АЗИКа и используется в ПЛИС и т.д. есть какие-то платформозависимые части, например, блоки памяти, но достаточно одной итерации ПЛИС-АЗИК, чтобы понять, как их правильно описывать, нужно избавляться от применения ПЛИСовых "корегенов" и т.д. - но вроде бы это все понятно из "общей эрудиции"

----------------

по поводу результата "в железе" - многие дизайн центры имеют свои доработки стандартных процедур тестирования, свои контроллеры/BIST, которые позволяют, например, тактировать пути от высокого такта, а не от TCK/скан-клока

для автомобильных применений, чтобы сертификацию соответствующую получить, требуются вообще очень специфические доработки дизайна на физическом уровне - эту информацию я получил в специализированном дизайн центре, в компетенции которого у меня нет повода сомневаться и т.д.

то есть нельзя объять необъятное :) 

 

Share this post


Link to post
Share on other sites

Это я так, для более глобального понимания вопроса написал пару слов о DFT

---------

Если хорошему дизайн центру заплатить так и ПЛИСом и чё там в нём заморачиваться не надо. Там разберутся и всё сделают :)

Короче с верилога переходим на экономику и маркетинг - сколько доплатить за "допиливание дизайн центром" и будет ли всё вообще иметь смысл....

 

 

Share this post


Link to post
Share on other sites

Это смотря какие блоки делать.

Если цифру то легче, а вот если цифру вместе с аналогом - там с нуля осилить не получится.

А автомобильное применение, где нужно 100В держать и ~1мкм длина канала выходных транзисторов,

тем более.

Беда России в том, что блоки делают в т.ч. для проектов под "допуском", а их продавать нельзя.

Либо культура проектирования в дизайн-центрах такая, что порядок в своих архивах навести не могут.

И висят соответствующие вакансии у миландров всяких с элвисами.

Либо кидают народ на бабки, как на байкалах.

Либо заваливают проекты с шестизначными суммами, из-за ошибок в клоковом дереве, как мцст.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this