Перейти к содержанию
    

Настройка Xilinx PLL

В Vivado Clocking Wizard можно выставить Jitter optimization в одно из трёх значений: Balanced, Minimize Output Jitter и Maximaze input jitter filtering. При разных значениях меняются коэффициенты умножения и деления PLL, а так же атрибут BANDWIDTH.

 

Влияет ли этот параметр на разводку и тайминг? Какое значение лучше для тайминга?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Влияет ли этот параметр на разводку и тайминг? Какое значение лучше для тайминга?

 

В простейшем виде разницы не будет. Значение этот параметр может иметь (да и то не в курсе, учитывает ли временной анализатор), если вы внимательно изучаете качество вашего тактового сигнала и знаете каков его входной джиттер. В этом случае балансируя параметры можно минимизировать результирующий джиттер формируемого клока. Вряд ли этим кто занимается кроме как для тонкой настройки взаимодействия с скоростными внешними интерфейсами.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Да, эксперименты подтверждают, что разницы нет.

 

Расскажите, как вы выяснили, что не влияет?

 

Когда мастер генерирует исходники PLL, он также создает файл с констрейнами для выходных сигналов.

Величина заявленной вами нестабильности на входе PLL повлияет на расчетную нестабильность выходов, а это, в свою очередь, повлияет на расчет времянки всех блоков, затактированных через PLL.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Нестабильность выставляется та же самая, меняются лишь множители и делители PLL.

Не влияет - судя по таймингу после разводки.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

было так, что тайминги сходятся - а прошивка работает только с Minimize Output Jitter.

на Balanced прошивка уходит в запрещённое состояние. Было это не помню уже где на Virtex-6 или Kintex-7.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Нестабильность выставляется та же самая, меняются лишь множители и делители PLL.

Не влияет - судя по таймингу после разводки.

 

Подтверждаю.

Я тоже попробовал менять настройки PLL в проекте с непроходящими таймингами.

Я ожидал, что при увеличении джиттера на входе тайминг станет еще хуже.

Но получил точно такие же знеачения TNS. Странно...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Влияет. Тайминг считается с учетом джиттера и с Minimize Output Jitter тайминг получается лучше.

Тайминги лучше. И в диапазоне температур с минимальным джиттером Кинтекс проходит, а с другими вариантами сыпет ошибками по последовательным интерфейсам. Хотя, некоторые камни на минусе все равно не работают.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...