[Koluchiy 0]

Самый надежный способ и наверное самый верные.

 

А вы проверяли джиттер тактового сигнала при ваших критических температурах.

 

Предположение: Возможно при понижении температуры появляется или увеличивается джиттер тактового сигнала и этот джиттер уже критичен для вашей ПЛИС.

 

С такой проблемой я сталкивался и чесали уже не плис,а генератор.

 

Т.е. джиттер тактового не влияет на надежность захвата CPLL, но приводит к невозможности захвата сигнала приемником?

На внутренней петле микросхема захватывает сигнал со своего же передатчика.

[jojo 0]

...

Итог - просранный контракт, убитые отношения с этим поставщиком м/с.

 

совет только один - внимательно следите за тем что, и у кого вы покупаете.

 

Кстати, мы у кого надо покупали, но привезли нам партию из той же, видимо, неведомой тайваньской свалки. Интересовавшие нас параметры были сильно хуже у всей партии.

Таков бизнес, деньги не пахнут.

 

[dima_spb 0]

Т.е. джиттер тактового не влияет на надежность захвата CPLL, но приводит к невозможности захвата сигнала приемником?

На внутренней петле микросхема захватывает сигнал со своего же передатчика.

 

Вы не так поняли.

Если у Вас пропадает lock от PLL FPGA, то тут 2 причины:

1. Параметры PLL заданы верно, а тактовый генератор начинает шуметь при низких температурах (джиттер у тактового сигнала большой -> поэтому PLL не может захватить)

2. Параметры PLL не верные и шумит тактовый генератор при низких температурах.

Либо по отдельности...

 

Что делать?!

1. Проверить настройки PLL (погрузиться со словарем в доку от производителя ПЛИС и найти эту заветную допустимую цифру джиттера, она там должна быть!!!!!)

2. Взять доку на генератор и посмотреть на его джиттер во всем требуемом диапазоне.

3. Написать на листочке бумаги эти две цифры и сравнить их. Если джиттер генератора меньше максимального джиттера ПЛИС, то все хорошо.

4. Смотрите топологию платы и пытаетесь убедиться в том, что трассировка выполнена верно и оптимально.

5. Если к этому времени проблема не ушла, тогда берёте осциллограф и пытаетесь измерить джиттер генератора во всем требуемом температурном диапазоне.

6. Если проблема не ушла, тогда увольняетесь

[Koluchiy 0]

Вы не так поняли.

Если у Вас пропадает lock от PLL FPGA

Это Вы не так поняли.

Lock не пропадает. Пропадает захват приемного сигнала при включении и загрузке из флеш-памяти.

 

[Corner 0]

Аналогичные симптомы. Из-за срыва синхронизации не принимались правильные последовательности целиком, хотя PLL была уверена, что все ОК. Ставили внешний генератор на опору передающей ПЛИС вне морозилки, думали - а вдруг он косячит. Нет, косяк внутри ПЛИС с PLL генератором. PLL это ГУН с ФАПЧ и на минусе петля ФАПЧ, по всем симптомам, разваливается. Стоит чуть прогреть кристалл и данные начинаю приходить.

[Dimidrol 0]

Аналогичные симптомы. Из-за срыва синхронизации не принимались правильные последовательности целиком, хотя PLL была уверена, что все ОК. Ставили внешний генератор на опору передающей ПЛИС вне морозилки, думали - а вдруг он косячит. Нет, косяк внутри ПЛИС с PLL генератором. PLL это ГУН с ФАПЧ и на минусе петля ФАПЧ, по всем симптомам, разваливается. Стоит чуть прогреть кристалл и данные начинаю приходить.

Может питание? Или параметры пассива уплывали недопустимо? На конденсаторах не экономики? Было ли обращение к представителям Xilinx?

[VladimirB 1]

Вот у буржуинов на морозе проблемы тоже:

https://forums.xilinx.com/xlnx/board/crawl_...essage.id=14515

 

закончилось пока всё ничем: "ставьте Виваду - там GT аттрибуты лучше" - но попкорн ещё остался.

 

З.Ы. а может это местные специалисты туда запостили, хз.

[dima_spb 0]

Это Вы не так поняли.

Lock не пропадает. Пропадает захват приемного сигнала при включении и загрузке из флеш-памяти.

 

А как Вы контролируете Ваш lock?????? Так и не ответили

[_4afc_ 24]

Вот у буржуинов на морозе проблемы тоже:

 

Только у всех буржуинских плат не работает только GTX_X0Y2, что несколько подозрительно. Может таки питание/нагрузка на банк?

 

[dima_spb 0]

-

[Koluchiy 0]

Что Вы понимаете под фразой "захват приемного сигнала"???????????????????????????????????????

Ну например, так.

 

Делаете проект с IBERT.

Подключаетесь к IBERT в Chipscope.

Ставите там внутреннюю петлю на порт, оно показывает или что-то типа "link 3.125 Gbps" или "no link".

 

P.S. Многовато эмоций от Вас, не? То начинаете учить меня читать даташиты, то по 2 раза один и тот же вопрос, то куча вопросительных знаков.

[dima_spb 0]

P.S. Многовато эмоций от Вас, не? То начинаете учить меня читать даташиты, то по 2 раза один и тот же вопрос, то куча вопросительных знаков.

 

Взаимно. Желаю Вам так и продолжать

 

P.S. Надумывайте вы много. Все хорошо. Не переживайте, мне все равно на Вас и Ваши дела.

[Dimidrol 0]

Koluchiy

Кстати, какой версией ПО пользуетесь. Если чипоскоп, то наверное ISE. Может Vivado попробовать, как на форуме хилых советуют? Или просто атрибуты перенести из Вивадовской версии в ваш проект?

[Koluchiy 0]

Koluchiy

Кстати, какой версией ПО пользуетесь. Если чипоскоп, то наверное ISE. Может Vivado попробовать, как на форуме хилых советуют? Или просто атрибуты перенести из Вивадовской версии в ваш проект?

Ага, сейчас этим занимаюсь.

Но, честно говоря, не слишком в эту версию верю.