[Zigor 0]

Добрый день!

 

Собираю систему на Cyclone V GT Development Kit и вот такой платы АЦП http://dallaslogic.com/prod_dev-adc34j/

В качестве примера взял дизайн https://www.altera.com/en_US/pdfs/literature/an/an729.pdf с NiosII и Альтеровским Jesd IP

 

Настройки системы JESD

 

LMF 442

N 12

NP 12

K 20

 

Fsampling 50 MHz

 

Datarate 1000Mbs

Device clock 100 MHz

Sysref 2.5 MHz

Link clk 25 Mhz

Frame clk 50 MHz

 

Приемник не переходит в фазу ILA,

вываливает ошибки

 

SYSREF период

и

PHASE Compensation FIFO Empty

 

Частоту Sysref пробовал ставить 1.25Мгц - та же ошибка

Если link clk поднять до 50Мгц то ошибка PHASE Compensation FIFO Empty пропадает, но 50Мгц противоречит расчетам из datasheet (1000 / 40).

 

С Jesd да и с трансиверами опыта работы не было - что можно предпринять для отладки?

 

 

[DmitryR 0]

При частоте дискретизации 100МГц возможна только настройка 20х, а у вас похоже 40х стоит (раз вы 1000/40 считаете). NP (N') соответственно должно быть 20, K в АЦП - 9 вроде по умолчанию.

 

Также я вижу что дизайн, который вы используете, предназначен для Arria10. JESD для CycloneV появился только в 15.1 вроде.

[Zigor 0]

При частоте дискретизации 100МГц возможна только настройка 20х, а у вас похоже 40х стоит (раз вы 1000/40 считаете). NP (N') соответственно должно быть 20, K в АЦП - 9 вроде по умолчанию.

 

Также я вижу что дизайн, который вы используете, предназначен для Arria10. JESD для CycloneV появился только в 15.1 вроде.

 

Link Clk == Lane_Data_Rate / 40 - согласно даташиту ядра от Альтеры

В АЦП сериализация 20х, частота сэмплирования 50 * 20 == 1000

К меняю на 20 и в АЦП и я ЯДРЕ, это не воспрещается)))

 

 

[DmitryR 0]

Если вы полностью разобрались в настройках - поставьте SignalTap сразу после трансивера и посмотрите, что там происходит.

 

[quarter 1]

минимальная частота работы трансиверов соблюдается?

[Zigor 0]

Если вы полностью разобрались в настройках - поставьте SignalTap сразу после трансивера и посмотрите, что там происходит.

 

Минимальный датарэйт трансиверов 614Мбитс, у меня 1000Мбитс

 

Поставил, только не после трансиверов а после ядра - вытащил то что можно для отладки трансиверов согласно рекомендациям из альтеровской даташиты на ядро (стр 7-3)

 

1. Инициализирую АЦП и генератор

2. Ресечу секвенсер

 

3. Поднимаю ресеты трансивера | link | frame

 

4. Устанавливаю в регистре SYNCN_SYSREF_CTRL значения

 

csr_rbd_offset

csr_lmfc_offset

csr_sysref_singledet | csr_sysref_alwayson | csr_link_reinit

 

5. Снимаю ресеты трансивера | link | frame

 

Вижу картинку в STP

 

Картина не меняется если пропускаю пункты 3-5

Трансиверы в LTD моде, PHY_CLK с каждого прет 25Мгц как и положено (смотрю на осциллографе). Но больше ничего не происходит, kchardata в нулях.

 

[gutzan 0]

Скажите, что у Альтеры ядро JESD204B бесплатно???

[_sda 0]

Скажите, что у Альтеры ядро JESD204B бесплатно???

Нет конечно. Лицензия нужна.