Yra 4 5 ноября, 2004 Опубликовано 5 ноября, 2004 · Жалоба Как выцепить сигнал из блока на Verilog, не прибегая к использованию дополнительных ног я разобрался (в тестбенчевом файле надо дописать wire MySig; assing MySig = testbench.MyBlock.MySig; ), тоесть воспользовался оператором разрешения области видимости. Можно- ли подобное проделать на VHDL ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
XBG432 0 18 ноября, 2004 Опубликовано 18 ноября, 2004 · Жалоба Если надо без добавления портов, то можно сделать package в текущей библиотеке компонентов, в нем определить "глобальные" сигналы, которые будут доступны из каждой компоненты, в том числе и из тестбенча. Пример нужен? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Yra 4 19 ноября, 2004 Опубликовано 19 ноября, 2004 · Жалоба Да пожалуйста, хоть я уже перешел на Verilog, во многом из-за этого, пример не помешает. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
XBG432 0 21 ноября, 2004 Опубликовано 21 ноября, 2004 · Жалоба Абстрактный пример: Предположим, что есть библиотека LIB, в ней несколько компонент, топ-левел компонента и тетстбенч к ней. Создаем пакет GLOBAL в этой библиотеке и описываем декларативную его часть и тело: ------------------------------------------------ LIBRARY ieee; USE ieee.std_logic_1164.all; PACKAGE GLOBAL IS signal GSignal: std_logic; END GLOBAL; PACKAGE BODY GLOBAL IS END GLOBAL; ------------------------------------------------ GSignal и будет глобальным сигналом. Теперь осталось подключить пакет в исходниках нужных компонет: ------------------------------------------------ LIBRARY LIB; USE LIB.GLOBAL.all; ------------------------------------------------ И вперед! Сигналу можно присваивать значения в одних компонентах и передавать (читать) значение в других. Проверено на FPGA Advantage 6.2 + Modelsim SE PLUS 5.7f Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться