[ChinasFanat 0]

Нужно объединить две ПЛИС (Ария5), нужна большая пропускная способность (~3 Гбайт/с), хотелось бы соединить гигабитными трансиверами, чтоб ноги не тратить. Но, процессорного ресурса нет.

Есть ли у кого-нибудь опыт организации такого интрерфейса, чтобы был не тяжелый протокол передачи?

[Maverick_ 15]

Нужно объединить две ПЛИС (Ария5), нужна большая пропускная способность (~3 Гбайт/с), хотелось бы соединить гигабитными трансиверами, чтоб ноги не тратить. Но, процессорного ресурса нет.

Есть ли у кого-нибудь опыт организации такого интрерфейса, чтобы был не тяжелый протокол передачи?

упрощенный PCIe, либо свой протокол.

есть hard ядро PCIe в плис (возможно)

[ChinasFanat 0]

Упрощенный PCIe?

 

Мне казалось, что процессор должен настроить все-таки оба контроллера, а его нету.. ошибаюсь?

[Maverick_ 15]

Упрощенный PCIe?

 

Мне казалось, что процессор должен настроить все-таки оба контроллера, а его нету.. ошибаюсь?

обмен по PCIe можно организовать и без участия процессора...

[ChinasFanat 0]

расскройте мысль пож-та

[Artemius_tv 0]

SerialLite посмотрите. Я с ним никогда не работал, но по описанию похоже на xilinx'овскую Aurora, на которой связь между ПЛИС'ами ораганизовывалась довольно просто без всяких процессоров.

 

[count_enable 0]

В Xilinx есть Aurora, в Altera есть SerialLite II/III. Это уже готовые корки и протоколы для быстрого LVDS точка-точка.

The SerialLite II protocol, like its predecessor, is defined as a lightweight point-to-point serial interconnect with low protocol overhead, minimal data transfer latency, and a range of optional features to minimize logic requirements for the most cost-effective implementations.

 

SerialLite defined a full-duplex protocol based on a 16-bit datapath width (per lane), which resulted in minimal logic consumption for applications requiring symmetrical (transmit and receive) lane widths with lane rates from 1.6 to 3.125 Gbps.

 

SerialLite II builds on the success of SerialLite with optimized support for simplex, asymmetric, and broadcast data flows, and extended scalability with optional datapath widths (8-, 16-, or 32-bit per lane) for optimal implementations of lane rates below 1.5 Gbps and up to 6.375 Gbps.

[blackfin 14]

В Xilinx есть Aurora, в Altera есть SerialLite II/III. Это уже готовые корки и протоколы для быстрого LVDS точка-точка.

А еще есть JESD204B:

The JESD204B MegaCore function has the following key features: Lane rates of up to 12.5 Gbps

[MrYuran 16]

RapidIO

 

Слышал краем уха много лет назад

[des00 25]

где то на форуме сорцы лежат, вроде от пользователя dsmv он 6 гигабитные линки делал с перезапросом при битом пакете. На xilinx правда. Ссылку не помню

[rsv2007 0]

RapidIO

 

Слышал краем уха много лет назад

Если ее на xilinx официально покупать это получится около 35 000 $ Хотя, конечно, есть варианты...

Ну и руками там дописать кой-чего придется

[a123-flex 0]

RapidIO

 

RapidIo по тяжести ничем не легче PCIe, в силу специализированности и редкости гораздо сложнее.

Оптимально Aurora etc

[ChinasFanat 0]

Всем спасибо.

 

По SRIO сразу нет - занимает кучу места и стоит также.

 

SerialLite и Jesd204B - похоже на то, что надо. Однако они платные судя по всему. Цену еще предстоит узнать. И, кстати, Jesd204B тоже требует начальной конфигурации судя по наличию порта Avalon_mm.

 

PCIe - хард блоки, отсутствие лицензии. Но надо решить вопрос о начальной настройке.

 

Почитал ссылку про проект dsmv PROTEQ - идея понятна, в альтере один к одному использовать не удастся. А как раз собственной разработки и отладки хочется избежать - первая мысль такая была: взять гигибтные трансиверы и написать обвзяку в виде Авалона, например, или Амбы. Но времени нет.

 

 

Текущее решение: Э3 модуля буду делать с учетом связи 2-х ПЛИС по PCIe(hard). А пока подумаю на протоколом - или сериаллайт приобретем, или сами напишем или PCIe активируем.

[Maverick_ 15]

Всем спасибо.

 

По SRIO сразу нет - занимает кучу места и стоит также.

 

SerialLite и Jesd204B - похоже на то, что надо. Однако они платные судя по всему. Цену еще предстоит узнать. И, кстати, Jesd204B тоже требует начальной конфигурации судя по наличию порта Avalon_mm.

 

PCIe - хард блоки, отсутствие лицензии. Но надо решить вопрос о начальной настройке.

 

Почитал ссылку про проект dsmv PROTEQ - идея понятна, в альтере один к одному использовать не удастся. А как раз собственной разработки и отладки хочется избежать - первая мысль такая была: взять гигибтные трансиверы и написать обвзяку в виде Авалона, например, или Амбы. Но времени нет.

 

 

Текущее решение: Э3 модуля буду делать с учетом связи 2-х ПЛИС по PCIe(hard). А пока подумаю на протоколом - или сериаллайт приобретем, или сами напишем или PCIe активируем.

а это не подойдет?

+

обсуждение - чуть-чуть не в тему, может что-то интересное подчерпнете

 

PS перечитал - Вам такое уже предложили

[gosu-art 0]

Можно взять протокольную часть из SpaceWire, например. http://snebulos.mit.edu/projects/reference...SS-E-40-12A.pdf

Там как раз есть SOP, EOP и flow control(для них можно будет использовать К28.х символы). на opencores вроде был.

Выкинуть DS код(можно сказать что это PHY уровень) и прикрутить трансиверы.

Место он много не отожмет это точно