[doom13 0]

Приветствую.

Прект в Vivado 2015.1 содержит систему генерируемую IP Integrator-ом. Каждый раз при изменении данной системы и попытке сборки проекта на этапе синтеза выкидывает ошибку:

[Common 17-55] 'set_property' expects at least one object.

Validate Design и Generate Block Design проходят нормально. Нашёл способ борьбы с этим - чищу все директории проекта (cache, runs, srcs\sources_1\bd\microblaze\ip\), перезапускаю генерацию системы и тогда проект компилится нормально.

Вопрос - может быть какой-то "нормальный" способ устранения данной проблемы?

Спасибо.

[kaktus 0]

Присоединяюсь к вопросу. Единственное, что у меня 2015.2 и чаще обходится критическими предупреждениями, типа такого:

 

[Common 17-55] 'get_property' expects at least one object. ["d:/WORK/PCIe/test_trimode/test_trimode.srcs/sources_1/bd/design_1/ip/design_1_auto_cc_0/design_1_auto_cc_0_clocks.xdc":20]

 

В данном случае это файл предписаний от AXI Clock Converter, который создан автоматически в блоке interconnect, но подобные ошибки возникают и в других IP. Т.е. больше всего, по моим наблюдениям, Vivado не любит им же самим созданные xdc.

в самой строке 20 что-то такое:

 

set_max_delay -from [filter [all_fanout -from [get_ports m_axi_aclk] -flat -endpoints_only] {IS_LEAF}] -to [filter [all_fanout -from [get_ports s_axi_aclk] -flat -only_cells] {IS_SEQUENTIAL && (NAME !~ *dout_i_reg[*])}] -datapath_only [get_property -min PERIOD $m_clk]

 

Причем подобных строк там несколько, но на остальные, в момент написания данного сообщения, он не ругается. Эту строку можно закомментировать, открыв внешним редактором, т.к. в Vivado этот файл read only. Через некоторое время, такое ощущение, что спонтанно, может начать ругаться на какую-то другую строку.

 

Итого, пока от Vivado 2015 и IP интегратора впечатление весьма удручающее.

 

Изменено 5 августа, 2015 пользователем kaktus

[doom13 0]

Используется ли в Вашей системе ядро AXI Bridge for PCI Express Gen3 Subsystem?

Удаляю его, редактирую систему - всё собирается. При наличии PCIe моста собирается только первый раз, после следующего редактирования системы приходится чистить директории.

 

[doom13 0]

Чтоб не создавать тему, задам вопрос здесь. У Vivado 2015.x есть такая особенность, если в файле проекта есть синтаксическая ошибка, то проект будет долго собираться, а потом скажет: "Опа, ошибочка". Можно ли как-то настроить, чтоб проверка синтаксиса проводилась до каких-либо длительных операций по сборке проекта?

[fguy 4]

По опыту если в бд появились фантомные ядра то помогает сделать для него Reset Output Product перед разводкой. Так же практически у всех вивад есть большой косяк - после использования чипскопа ни в коем случае не лезем сразу править бд - только после перезапуска вивады - иначе портятся настройки клоков в ядрах связанных с их генерацией - цинк, клок визард и т.п. - лечится перезапуском вивады и прописыванием настроек по-новой.

[doom13 0]

По опыту если в бд появились фантомные ядра то помогает сделать для него Reset Output Product перед разводкой.

Спасибо, помогает для устранения ошибки описанной в первом посте.

Нашёл ещё, что она возникает если в системе есть ядро AXI Bridge for PCIe Gen3 Sybsystem (1.1), ранее лечил удалением папки

../bd/microblaze/ip/[sys_name]_axi_pcie3_0_0.