[EugeneS 0]

На входе: Modelsim ALTERA 10.1e, functional simulation

VHDL: avalon_clk_i <= CLK_120MHz;

На выходе ожидаются одинаковые сигналы. На самом деле в Expanded Time вижу

delta delay. Ну и результаты симуляции ломаются.

Как бороться?

 

[Timmy 1]

На входе: Modelsim ALTERA 10.1e, functional simulation

VHDL: avalon_clk_i <= CLK_120MHz;

На выходе ожидаются одинаковые сигналы. На самом деле в Expanded Time вижу

delta delay. Ну и результаты симуляции ломаются.

Как бороться?

Да, клоки нельзя так присваивать. Можно попробовать ALIAS, но не знаю, что получится.

 

[serjj1333 0]

avalon_clk_i <= CLK_120MHz;

А зачем вы вообще присвоение клоков делаете? Передавайте их через порты и они всегда в clock nets будут. А их уже напрямую к pll подключать.

[EugeneS 0]

avalon_clk_i <= CLK_120MHz;

А зачем вы вообще присвоение клоков делаете? Передавайте их через порты и они всегда в clock nets будут. А их уже напрямую к pll подключать.

 

Это я UniPHY пробовал в разных вариантах: два кора с PLL Sharing, два независимых кора,

все синхронно к Avalon, каждый порт mp_* со своим clock...

 

Насчет присвоения клоков, разве это не просто переименование, тот же alias ?

Синтезатор выкинет лишнее имя а тут вдруг задержка.

[Timmy 1]

Это я UniPHY пробовал в разных вариантах: два кора с PLL Sharing, два независимых кора,

все синхронно к Avalon, каждый порт mp_* со своим clock...

 

Насчет присвоения клоков, разве это не просто переименование, тот же alias ?

Синтезатор выкинет лишнее имя а тут вдруг задержка.

Синтезатор выкинет, а вот симулятор не будет. Симулятор обязан сделать задержку в одну дельту.

[des00 25]

Синтезатор выкинет, а вот симулятор не будет. Симулятор обязан сделать задержку в одну дельту.

+1. Стандартная VHDL gotcha.