EugeneS 0 7 июля, 2015 Опубликовано 7 июля, 2015 · Жалоба На входе: Modelsim ALTERA 10.1e, functional simulation VHDL: avalon_clk_i <= CLK_120MHz; На выходе ожидаются одинаковые сигналы. На самом деле в Expanded Time вижу delta delay. Ну и результаты симуляции ломаются. Как бороться? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Timmy 1 7 июля, 2015 Опубликовано 7 июля, 2015 · Жалоба На входе: Modelsim ALTERA 10.1e, functional simulation VHDL: avalon_clk_i <= CLK_120MHz; На выходе ожидаются одинаковые сигналы. На самом деле в Expanded Time вижу delta delay. Ну и результаты симуляции ломаются. Как бороться? Да, клоки нельзя так присваивать. Можно попробовать ALIAS, но не знаю, что получится. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
serjj1333 0 7 июля, 2015 Опубликовано 7 июля, 2015 · Жалоба avalon_clk_i <= CLK_120MHz; А зачем вы вообще присвоение клоков делаете? Передавайте их через порты и они всегда в clock nets будут. А их уже напрямую к pll подключать. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EugeneS 0 7 июля, 2015 Опубликовано 7 июля, 2015 · Жалоба avalon_clk_i <= CLK_120MHz; А зачем вы вообще присвоение клоков делаете? Передавайте их через порты и они всегда в clock nets будут. А их уже напрямую к pll подключать. Это я UniPHY пробовал в разных вариантах: два кора с PLL Sharing, два независимых кора, все синхронно к Avalon, каждый порт mp_* со своим clock... Насчет присвоения клоков, разве это не просто переименование, тот же alias ? Синтезатор выкинет лишнее имя а тут вдруг задержка. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Timmy 1 8 июля, 2015 Опубликовано 8 июля, 2015 · Жалоба Это я UniPHY пробовал в разных вариантах: два кора с PLL Sharing, два независимых кора, все синхронно к Avalon, каждый порт mp_* со своим clock... Насчет присвоения клоков, разве это не просто переименование, тот же alias ? Синтезатор выкинет лишнее имя а тут вдруг задержка. Синтезатор выкинет, а вот симулятор не будет. Симулятор обязан сделать задержку в одну дельту. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 9 июля, 2015 Опубликовано 9 июля, 2015 · Жалоба Синтезатор выкинет, а вот симулятор не будет. Симулятор обязан сделать задержку в одну дельту. +1. Стандартная VHDL gotcha. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться