EugeneS 0 Posted July 7, 2015 · Report post На входе: Modelsim ALTERA 10.1e, functional simulation VHDL: avalon_clk_i <= CLK_120MHz; На выходе ожидаются одинаковые сигналы. На самом деле в Expanded Time вижу delta delay. Ну и результаты симуляции ломаются. Как бороться? Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...
Timmy 0 Posted July 7, 2015 · Report post На входе: Modelsim ALTERA 10.1e, functional simulation VHDL: avalon_clk_i <= CLK_120MHz; На выходе ожидаются одинаковые сигналы. На самом деле в Expanded Time вижу delta delay. Ну и результаты симуляции ломаются. Как бороться? Да, клоки нельзя так присваивать. Можно попробовать ALIAS, но не знаю, что получится. Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...
serjj1333 0 Posted July 7, 2015 · Report post avalon_clk_i <= CLK_120MHz; А зачем вы вообще присвоение клоков делаете? Передавайте их через порты и они всегда в clock nets будут. А их уже напрямую к pll подключать. Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...
EugeneS 0 Posted July 7, 2015 · Report post avalon_clk_i <= CLK_120MHz; А зачем вы вообще присвоение клоков делаете? Передавайте их через порты и они всегда в clock nets будут. А их уже напрямую к pll подключать. Это я UniPHY пробовал в разных вариантах: два кора с PLL Sharing, два независимых кора, все синхронно к Avalon, каждый порт mp_* со своим clock... Насчет присвоения клоков, разве это не просто переименование, тот же alias ? Синтезатор выкинет лишнее имя а тут вдруг задержка. Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...
Timmy 0 Posted July 8, 2015 · Report post Это я UniPHY пробовал в разных вариантах: два кора с PLL Sharing, два независимых кора, все синхронно к Avalon, каждый порт mp_* со своим clock... Насчет присвоения клоков, разве это не просто переименование, тот же alias ? Синтезатор выкинет лишнее имя а тут вдруг задержка. Синтезатор выкинет, а вот симулятор не будет. Симулятор обязан сделать задержку в одну дельту. Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...
des00 1 Posted July 9, 2015 · Report post Синтезатор выкинет, а вот симулятор не будет. Симулятор обязан сделать задержку в одну дельту. +1. Стандартная VHDL gotcha. Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...
