Jump to content

    

Modelsim Delta Time

Recommended Posts

EugeneS

На входе: Modelsim ALTERA 10.1e, functional simulation

VHDL: avalon_clk_i <= CLK_120MHz;

На выходе ожидаются одинаковые сигналы. На самом деле в Expanded Time вижу

delta delay. Ну и результаты симуляции ломаются.

Как бороться?

 

post-557-1436259524_thumb.jpg

Share this post


Link to post
Share on other sites

Timmy
На входе: Modelsim ALTERA 10.1e, functional simulation

VHDL: avalon_clk_i <= CLK_120MHz;

На выходе ожидаются одинаковые сигналы. На самом деле в Expanded Time вижу

delta delay. Ну и результаты симуляции ломаются.

Как бороться?

Да, клоки нельзя так присваивать. Можно попробовать ALIAS, но не знаю, что получится.

 

Share this post


Link to post
Share on other sites

serjj1333

avalon_clk_i <= CLK_120MHz;

А зачем вы вообще присвоение клоков делаете? Передавайте их через порты и они всегда в clock nets будут. А их уже напрямую к pll подключать.

Share this post


Link to post
Share on other sites

EugeneS
avalon_clk_i <= CLK_120MHz;

А зачем вы вообще присвоение клоков делаете? Передавайте их через порты и они всегда в clock nets будут. А их уже напрямую к pll подключать.

 

Это я UniPHY пробовал в разных вариантах: два кора с PLL Sharing, два независимых кора,

все синхронно к Avalon, каждый порт mp_* со своим clock...

 

Насчет присвоения клоков, разве это не просто переименование, тот же alias ?

Синтезатор выкинет лишнее имя а тут вдруг задержка.

Share this post


Link to post
Share on other sites

Timmy
Это я UniPHY пробовал в разных вариантах: два кора с PLL Sharing, два независимых кора,

все синхронно к Avalon, каждый порт mp_* со своим clock...

 

Насчет присвоения клоков, разве это не просто переименование, тот же alias ?

Синтезатор выкинет лишнее имя а тут вдруг задержка.

Синтезатор выкинет, а вот симулятор не будет. Симулятор обязан сделать задержку в одну дельту.

Share this post


Link to post
Share on other sites

des00
Синтезатор выкинет, а вот симулятор не будет. Симулятор обязан сделать задержку в одну дельту.

+1. Стандартная VHDL gotcha.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.