[doom13 0]

Приветствую.

Разбираюсь с реализацией 10Gbit Eternet на Virtex 7 (девборда HTG-V7-G3-PCIE).

Решил сначала запустить 10G Ethernet PCS/PMA core, замкнуть XGMII (64 + 8 bit), попробовать прогнать через эту петлю данные платой с Cyclone V.

Возникли вопросы по поводу тактирования 10G Ethernet PCS/PMA core.

На coreclk подаю клок сформированный PLL (156.25 МГц), он формируется из 200 МГц (refclk_p, refclk_n), тут вроде как правильно. На txusrclk, txusrclk2 можно подать выход txoutclk (через BUFG), а что подаётся на входы ядра qplloutclk, qplloutrefclk?

Спасибо.

top.v

[doom13 0]

Кто такой GT_COMMON на приведённом рисунке?

[SFx 0]

насколько я помню, клок на для GTX надо использовать тот, что на сам quad подключен.

нужно уточнить по схеме этот вопрос.

[doom13 0]

Пока остановился на том, что сгенерил Shared Logic внутри ядра (тут только один вход тактирования refclk 156.25 MHz). Всё заработало. Проверил coreclk - 156.25 MHz, txuserclk и txuserclk2 - 312.5 MHz (или чуть меньше). Клоки pll вытащить не получилось, наверное какие-то архитектурные особенности FPGA.

 

[doom13 0]

Есть ли у ядра Xilinx 10G EMAC возможность подмены MAC-адреса на адрес записанный в его регистрах и возможность фильтрации по MAC-адресу принимаемых пакетов? Что-то не нахожу такой опции, или это мегаоблегчённая версия контроллера?