[shf_05 0]

здравствуйте коллеги, кто работал с AD6620, подскажите, пожалуйста:

1. рассчитываю коэффициенты (scale) масштаба (SCIC2, SCIC5) согласно даташита на сабж.

2. последний коэф. SRCF = 4 , что ставит усиление = 1.

3. загружаю в нее, проверяю - все ОК. На входе AD6620 подаю 16 битный сигнал в диапазоне "0-1".

4. происходит переполнение формата данных (16 бит выход) задолго до максимума сигнала на входе ( амплитуда = 1 в формате 1,15), скорее всего переполнение в CIC5.

 

изменяя SCIC5 от рассчитаных по формулам в даташите значений с 14 на 17, приэтом сигнал ослабляется в 2^3 раз получаю, что сигнал проходит через сабж без переполнения в полном диапазоне от 0 до 1, сквозное усиление, при этом = 1.

 

софт для расчета коэффициентов фильтра и масштабов также неадекватен - выдает нерабочие значения scale.

 

способ получения коэффициентов масштаба я отработал, проверка показываетнормальную работу AD6620, но вот непонятно ошибка в даташите или в микросхеме или у меня грузится неверно ad6620 (в чем сомневаюсь).

 

подскажите, сталкивались ли с проблемой несоответствия расчитанных значений с реально подходящими цифрами у этой микросхемы?

[microstrip_shf 0]

Работали с ней. Хорошая микросхема была для своего времени. Попробую найти в архивах от нее коды. А с чем связано применение столь старой микросхемы? Если не хочется на плис , то есть всякие там грэйчипы посовременнее.

[shf_05 0]

Работали с ней. Хорошая микросхема была для своего времени. Попробую найти в архивах от нее коды. А с чем связано применение столь старой микросхемы? Если не хочется на плис , то есть всякие там грэйчипы посовременнее.

1. проект старый старый. приходится его сопровождать.

2. эта штука работает на низких несущих вплоть до сотен килогерц, новые чипы требуют минимальную несущю 50 МГц и выше.

3. плис давно просится, рук нет сесть и переделать.

спасибо!

[Alias 0]

1. проект старый старый. приходится его сопровождать.

2. эта штука работает на низких несущих вплоть до сотен килогерц, новые чипы требуют минимальную несущю 50 МГц и выше.

3. плис давно просится, рук нет сесть и переделать.

спасибо!

 

Работал с AD6620 c 1997 года. Продукцию на нём выпускаем по нынешнее время.

Для расчёта фильтров использую древнюю AD6620 Filter Design. ScaleRCF - вручную. Проблем с расчётов ScaleCIC2, CIC5 в FD не замечал. Но FD даёт кривые варианты фильтров, что сразу видно на АЧХ демонстрируемым этой прогой. Там на выбор обычно получается несколько вариантов, с разной постадийной децимацией.

 

С грейчипами с начала 2000-х. Своя прога для 4016 и 5016.

Освоили DDC в FPGA.

Как-то так...

 

[shf_05 0]

Освоили DDC в FPGA.

может подскажете отправную точку - какой либо пример дизайна.

реально ли не зная VHDL но имея понятие о FPGA и владея например Си, матлабом чем либо еще заточить проект под свою задачу?

[microstrip_shf 0]

может подскажете отправную точку - какой либо пример дизайна.

реально ли не зная VHDL но имея понятие о FPGA и владея например Си, матлабом чем либо еще заточить проект под свою задачу?

 

Реально можно применить мега функции и многое слепить из квадратиков, как это делал когда-то qs1r в своем приемнике, потом было много последователей типа HiQSDR http://hiqsdr.com/index.php?title=Main_Page

В сети есть много железяк которые люди сделали за последние годы. Все зависит от того что собрались перетачивать. Если это простой DDC приемник , то это вполне реально.

[shf_05 0]

В сети есть много железяк которые люди сделали за последние годы. Все зависит от того что собрались перетачивать

спасибо, нужен аналог AD6620&AD9856, т.е. квадратурный модулятор и демодулятор с разрядностью по входу 16, по выходу 16. Fs= 4 МГц, чтобы можно было при загрузке менять несущую, полоса сигнала примерно 16 кГц. плюс простаейшая периферия.

связать это с DSP, езернет не нужен.

я работаю с DSP, небольшие проекты "из квадратиков" в квартусе для CPLD. вот думаю реально ли за месяц такую задачу выполнить.

 

советуют написать все в прямо в Си, откомпилировать в среде от Xilings, якобы за месяц реально можно управиться - неделя изучение технологии перегона Си в vhdl, неделя написание на Си, пару недель дебагинг...

на vhdl это займет как будто месяцы...