Jump to content

    
Sign in to follow this  
ilo

перевод проекта ПЛИС на БМК

Recommended Posts

озадачилась вопросом - чего нам может стоить в деньгах перевод нашего намечающегося проекта из тысячи-полутора тыс. логических элементов, реализованного на ПЛИС Альтеры, в БМК? Ну и дальнейшее производство мелкой партии около 50 штук.

 

кто сталкивался с такой процедурой? вроде бы видела немало предложений от разных фирм, но цены как всегда не раскрываются. Интересен хотя бы порядок, чтобы понять, рассматривать этот вариант, или забыть как страшный сон?

Edited by ilo

Share this post


Link to post
Share on other sites
озадачилась вопросом - чего нам может стоить в деньгах перевод нашего намечающегося проекта из тысячи-полутора тыс. логических элементов, реализованного на ПЛИС Альтеры, в БМК? Ну и дальнейшее производство мелкой партии около 50 штук.

 

кто сталкивался с такой процедурой? вроде бы видела немало предложений от разных фирм, но цены как всегда не раскрываются. Интересен хотя бы порядок, чтобы понять, рассматривать этот вариант, или забыть как страшный сон?

А в проекте использованы встроенные ПЛИСовские IP (RAM, Counter итп) или всё в RTL (Verilog\VHDL)?

Share this post


Link to post
Share on other sites
озадачилась вопросом - чего нам может стоить в деньгах перевод нашего намечающегося проекта из тысячи-полутора тыс. логических элементов, реализованного на ПЛИС Альтеры, в БМК? Ну и дальнейшее производство мелкой партии около 50 штук.

 

кто сталкивался с такой процедурой? вроде бы видела немало предложений от разных фирм, но цены как всегда не раскрываются. Интересен хотя бы порядок, чтобы понять, рассматривать этот вариант, или забыть как страшный сон?

 

Пластина 150мм БМК на 1.5к вентилей(это около 200 штук на пластине при технологии 2мкм) стоит порядка 10к рублей без учета фотошаблонов(это себестоимость). Сам перевод из ПЛИС в БМК у всех реализован по-разному: у кого-то полный маршрут, но обычно 50/50.

 

PS. 50 штук это вообще не серьезно.

PPS. Ну и про частоты не забывайте. На 2мкм кмоп быстрее 35МГц тактовой разогнаться практически нереально. Если надо быстрее, то технормы надо уменьшать, а денег платить больше :)

Share this post


Link to post
Share on other sites
А в проекте использованы встроенные ПЛИСовские IP (RAM, Counter итп) или всё в RTL (Verilog\VHDL)?

пока только RTL. Понятно, что встроенное переносится только при его наличии на БМК.

 

 

Сам перевод из ПЛИС в БМК у всех реализован по-разному: у кого-то полный маршрут, но обычно 50/50.

очень интересует порядок цен именно на перевод. С себестоимостью кристаллов-то всё более-менее ясно...

 

PPS. Ну и про частоты не забывайте. На 2мкм кмоп быстрее 35МГц тактовой разогнаться практически нереально. Если надо быстрее, то технормы надо уменьшать, а денег платить больше :)

быстрее не надо... делаем эту штуку пока взамен кучи дискретных лог. элементов.

 

P.S. что-то меня всё больше подталкивает в сторону воронежских ПЛИС...

Share this post


Link to post
Share on other sites

С Воронежскими ПЛИС все просто - раздобудьте FLEX 10K подержанную в качестве макета, и на ней отлаживайте. Или даже без макета можете оценку частоты провести, развести проект. Частота там будет не сильно больше БМК - около 50-70 МГц, в зависимости от степени конвейеризации проекта.

 

Правда, Воронежские ПЛИС по слухам делаются вовсе не в Воронеже. В Воронеже их только корпусируют, а пластины изготавливаются на X-Fab. Так что, как бы Воронежские ПЛИС импортозамещать не пришлось. Или закладки там найдут - тоже вплоне вероятно, поскольку пластины у врагов делают. Так что, если разработка сильно ответственная, я бы лучше на БМК смотрел. А если не ответственная - ставьте обычные Альтеры и не парьтесь - их пока никто запрещать не собирается вроде.

Share this post


Link to post
Share on other sites

Ну, если без ОКР, 5 приёмки, испытаний и всего сопутствующего, то такую ASIC по 1.5 мкм можно перевести и испечь за порядок миллиона руб. на библиотеке для чипов повышенной надёжности. Точнее можно сказать, вникнув в железо.

Share this post


Link to post
Share on other sites
что такое БМК?

Базовый Матричный Кристалл.

 

ЗЫ. В свое время, когда фирма xilinx делала спартан3/3е. У них в офисе висел баннер "Spartan3 say ASIC goodbye". самая дешевая плис стоила 2 бакса (в партиях от 10000) и до 10 в мелких партиях.

Share this post


Link to post
Share on other sites
ЗЫ. В свое время, когда фирма xilinx делала спартан3/3е. У них в офисе висел баннер "Spartan3 say ASIC goodbye". самая дешевая плис стоила 2 бакса (в партиях от 10000) и до 10 в мелких партиях.
Это у них оголтелый фанатизм бурлил. :) В ответственных применениях ASIC альтернативы нет. Да и цены сравнимы давно. Иногда применить ASIC даже дешевле получается, чем какой-нибудь жирный FPGA. Надо тщательно куркулировать. :)

Share this post


Link to post
Share on other sites

если это не импортозамещение - возьмите какой-нибудь ICE40 от Латтиса с ОТР памятью - от БМК трудно будет отличить

http://www.latticesemi.com/iCE40

 

там есть QFP корпуса, а можно и в свой корпус заварить, типа хоум-мейд flipchip

 

 

 

Share this post


Link to post
Share on other sites

Забудьте, как страшный сон. 50 шт. это очень смешно. С учётом nre каждый кристалл выйдет по стоимости, как бриллиант соизмеримого размера.

 

Используйте cpld или fpga.

Share this post


Link to post
Share on other sites

Если сможете синтезировать сами, проверить результат STA, формальной верификацией, и сделать моделированием полный набор тест-векторов для тестирования, и хватит 0.5 мкм 1P2M, и не надо делать это в РФ, то тайвань (а, конкретно, ProGate Group Corporation, на базе серии БМК HDA9000 ) возьмет за все остальное порядок цен $15-20K. 50 штук уложатся в образцы, сделанные в рамках MPW.

Share this post


Link to post
Share on other sites

Как мне представляется, процесс заключается в следующем.

Сначала нужно отладить проект на плис. Убираются все платформозависимые блоки. Указанные блоки надо заменить на самописные, или те, которые содержатся в библиотеке стандартных ячеек на целевой фабрике.

Как только все отлажено, просимулировано можно идти дальше.

А дальше берется синтезатор типа LeonardoSpectrum от Ментора и ему скармливаются файлы написанные на верилоге или виэйтчдиэле. Перед этим в ЛеонардоСпектрум следует подгрузить библиотеку синтеза, содержащую стандартные ячейки. Библиотека берется с завода, на котором будет изготавливаться микросхема.

После ЛеонардоСпектрум стнтезирует описание дизайна на Верилоге или на ВХДЛе, которое содержит исключительно библиотечные элементы.

Далее это синтезированное описание дизайна надо подкинуть кому нибудь типа Tanner EDA. В схемном редакторе создать ячейку, описанную файлом на верилоге.

Далее в схемном редакторе Таннер тулз следует экспортировать нетлист в формате TPR.

Дальше надо перейти в Tanner L-edit. В модуле SPR надо загрузить сгенерированный ранее нетлист и указать из какой библиотеки блать топологическое описание стандартных ячеек.

В завершении нажимаем кнопочку Run и получаем готовую микросхему с фреймпадом, который генерируется автоматически.

 

Но не стоит обнадеживаться кажущейся простотой процесса. На пути встретятся куча багов, косяков и прочих мелких недоделок, которыми располагает Tanner EDA. На самом деле качество автоматического роутинга в Таннере вызывает некоторые сомнения.

Edited by kleverd

Share this post


Link to post
Share on other sites
Как мне представляется, процесс заключается в следующем.

Сначала нужно отладить проект на плис. Убираются все платформозависимые блоки.

 

А на самом деле, все по-другому. За исключением этих двух шагов. Далее надо:

 

1) Сделать некую (железную) тестовую обвязку для FPGA-прототипа, тест-систему. На ней все отладить.

2) Описать эту обвязку в виде тест-бенча для проекта, добиться, чтобы тест в нужном объеме проходил в системе моделирования.

3) Сгенерировать необходимые блоки памяти. Это делает обычно по запросу вендор БМК.

4) Синтезировать. Это Synopsys DC, либо кусок Cadence Encounter (RTL Compiler) + либы от вендора БМК

5) проверить формальной верификацией соответствие результатов для этого синтеза и для FPGA-версии.

6) проверить STA.

7) прогнать тест-бенч, сделанный в 2) на этом нетлисте, до тех пор, пока не сойдется, править что-то, пересинтезировать. Лучше всего, пользоваться Synopsys VCS или Cadence NC-Verilog, можно на крайняк модельсимом.

8) Сгенерировать .vcd-файл с результатами моделирования, которое признано Вами корректным.

9) Отправить этот нетлист, этот .vcd файл, и констрейны вендору БМК, он сделает размещение и разводку. Никто Вам не даст необходимые для бэкенда библиотеки, а даже, если вдруг даст с перепугу, скидки в цене не будет никакой.

10) После размещения и разводки, вендор прогонит Ваш .vcd файл на post-route нетлисте (и пришлет его Вам, новый нетлист + SDF, сами тоже все проверите и прогоните - и формальную, и моделирование).

11) Если все устраивает - подписываете документ, что вперед, на фаб. signoff, так сказать.

12) Они выпекают кристаллы, и тестируют их тестером по тому самому .vcd файлу - чипы, прошедшие данный тест, признаются годными, корпусируются (если заказывали), и едут к Вам.

 

На самом деле, совершенно ничего сложного.

Share this post


Link to post
Share on other sites

Да, наверное дело с БМК обстоит как-то так. А с какими БМК имели дело, и сколько это стоило?

Я помню где-то видел БМК отечественного производства, программируемые маской. Так что без выпекания кристалла можно обойтись.

5585БЦ1У, 1537ХМ2 я так понимаю программируются нанесением металлической маски. И где-то я видел, что минимальная партия составляет 200шт.

 

Да, а почему ни Ментор, а Синопсис и Кэденс?

 

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this