Jump to content

    
Sign in to follow this  
Lioness

Трассировка SDRAM процессора ADSP-BF537BBC-5A

Recommended Posts

На плате стоит процессор BlackFin ADSP-BF537BBC-5A и к нему есть две микросхемы памяти MT48LC32M16A2P-75 IT. Нигде не могу найти информацию по правилам трассировки, необходимо ли выравнивать какие-нибудь цепи? модули памяти подключать последовательно или разводить с Т образными ответвлениями? Может кто сталкивался? Разводил уже?

 

Share this post


Link to post
Share on other sites

SDRAM systems have only a single-ended clock (CLK), so the important trace-matching

relationship is not to a second differential clock trace but instead to the other groups.

Match clock traces to data group traces within ±500 mil. If multiple clocks are trans-

mitted from the controller to components, all clock-pair traces should be equivalent to

within ±20 mil. Matching trace lengths to this level of accuracy helps minimize skew.

For both DDR and SDRAM, also match clock traces to each signal trace in the address

and command groups to within ±400 mil. If clock traces cannot be matched to the trace

lengths of these groups within 400 mil, then all clock trace lengths must be increased as

a group. The longest-to-shortest trace-length difference must be ≤800 mil, so both

longest and shortest traces determine how much length must be added to all clock lines.

 

TN-46-14: Hardware Tips for Point-to-Point System Design

Share this post


Link to post
Share on other sites

Можно ничего не выравнивать - будет работать, но если очень хочется что-то выравнять - не стоит забывать что данные подсвечиваются не CLK...

 

Share this post


Link to post
Share on other sites
На плате стоит процессор BlackFin ADSP-BF537BBC-5A и к нему есть две микросхемы памяти MT48LC32M16A2P-75 IT. Нигде не могу найти информацию по правилам трассировки, необходимо ли выравнивать какие-нибудь цепи? модули памяти подключать последовательно или разводить с Т образными ответвлениями? Может кто сталкивался? Разводил уже?

 

На будущее, обращайте внимание на частоты тех устройств которые разрабатывайте.

А если есть сомнения, тогда применяйте IBIS моделирование для своих проектов, это позволит воочию убедиться в целостности всех разводимых сигналов.

Share this post


Link to post
Share on other sites
На плате стоит процессор BlackFin ADSP-BF537BBC-5A и к нему есть две микросхемы памяти MT48LC32M16A2P-75 IT. Нигде не могу найти информацию по правилам трассировки, необходимо ли выравнивать какие-нибудь цепи? модули памяти подключать последовательно или разводить с Т образными ответвлениями? Может кто сталкивался? Разводил уже?

В качестве примера:

в нашем случае, между сигналами D6(51 мм) и D12(29мм) разница по длине имеется 21 мм (это все шина данных). Причем от D0...D7 заводились на ПЛИС+MT48LC и ИС K9F5608, а D8...D15 - только на ПЛИС и SDRAM. На ПЛИС также заходил неравноценный Т-отрезок(более короткая часть, примерно 5 мм от общей длины), SDRAM и FLASH стояли по цепочке с другой стороны ответвления.

А вот цепи RAS, CAS, SWE, SCKE, SMS, SA10 - длины в нашем случае составили 21,8(SA10)...16мм(17,8мм RAS, 16мм-CAS) - эти все цепочкой (без участия ПЛИС).

Трасса CLKOUT (от генератора BF537) - 28мм, цепочкой от BF к SDRAM, FLASH и к ПЛИС (в конце цепочки).

сигнал микросхемы MT48LC....: BA0-16,2мм

сигнал микросхемы MT48LC....: BA1-18,5мм

сигнал микросхемы MT48LC...: BE0 получилась трасса 18 мм (цепочка).

сигнал микросхемы MT48LC...: BE1 получилась 8,8 мм (цепочка).

А также уделить внимание емкостям на кварце BF537. Номиналы должны быть рассчитаны классически (пропорционально емкости нагрузки кварцу) и быть равными. Кварц и емкости поближе к BF.

"Штуцер" (Адресные сигналы) - бросаем просто так (в пределах разумного) :biggrin:, т.е. по длине как и шину данных (от 16мм до 50 мм, цепочкой).

Работает в достаточно широком диапазоне температур от минус 40 до плюс 75 (непосредственно вокруг платы, как в статичном режиме, так и при изменении температуры).

PS. Под BF537 - это все блокировочные конденсаторы по питанию.

post-8813-1436202023_thumb.jpg

Share this post


Link to post
Share on other sites
TN-46-14: Hardware Tips for Point-to-Point System Design

Без указания частоты, как уже отметили, эти цифры - несколько бессмысленны.

Частота там 100МГц всего = 10нс период и еще это SDR, а не DDR,

А 500мил = 12.7мм это 60пс задержки распространения по плате.

Если смотреть только на длину трассы, то и в 10 раз большее рассогласование по длине т.е. 127мм -> 0.6нс на работоспособность особо не повлияют.

 

Share this post


Link to post
Share on other sites

To Mikle: не издёвка, но вопрос нескромный - а был вообще смысл делать такое выравнивание? Или это был спортивный интерес?

У меня был опыт выравнивания в P-CAD`е с точностью +/-0.5 мм, малоприятное воспоминание. ;-)

Share this post


Link to post
Share on other sites
а был вообще смысл делать такое выравнивание? Или это был спортивный интерес?

Когда я видел, что дорожка длиннее "рассчётного среднего по больнице" на 1,75мм, я выделял две дуги полуволн, нажимал SHIFT+"=" и набирал на клавиатуре число 0.4375 и нажимал Enter, и они сдвигались. Аналогично и прочие дорожки были выравнены "в 0".

 

PS Ес-но это было не в Пикаде ;)

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this