[PCBtech 0]

Ещё раз! =))) Читал на форумах что Altium может расчитывать дорожки по заданному волновому сопротивлению или это бред? Илия что то не так понял! Я этим САПРом 2 дня пользуюсь, естественно всех тонкостей не знаю!

 

А, ну наверное есть, не знаю. Пусть спецы по Альтиуму подскажут.

В Cadence Allegro, по крайней мере, такой калькулятор есть, структуру платы открываешь, и там можно посчитать импеданс и одиночный, и для дифф.пар. Причем это именно field solver, а не формульный калькулятор, и можно даже учесть трапециевидность сечения трасс...

[NoMemory 0]

Altium умеет считать ширину простой трассы под требуемый импеданс, дифф. пары он рассчитывать не умеет, формулу расчета можно посмотреть Design -> Layer Stack-> Impedance Calculation, чтобы он корректно все посчитал необходимо задать полный стэк и диэлектрическую постоянную материала все в той же менюшке, а затем в правилах( Design -> Rules) задать определенный импеданс для сигнала. Поэтому, работая в Altium, для таких расчетов лучше использовать сторонние программы. Посоветую SaturnPCB Toolkit, не знаю, на сколько точные его результаты, но пока не подводил: http://www.saturnpcb.com/pcb_toolkit.htm.

[Drumbl 0]

Вопросы: Нужно ли соблюдать импеданс(Characteristic impedance) для DDR3? Нужно ли его контролировать или достаточно рассчитать?

[Uree 1]

Нужно конечно. Там частоты уже от 1 до 2+ ГГц, без импедансов никуда. Плюс остальные ограничения в топологии - fly-by, длины/задержки, ограничения в свапе данных...

[Drumbl 0]

Нужно конечно. Там частоты уже от 1 до 2+ ГГц, без импедансов никуда. Плюс остальные ограничения в топологии - fly-by, длины/задержки, ограничения в свапе данных...

Достаточно рассчитать или нужен и расчет и контроль импеданса? В чем суть fly-by и что такое свап данных, это тоже обязательно?

[Drumbl 0]

Забил стек в Altium отсюда, информация с сайта производителя:

Расчеты импеданса в Saturn и Altium дали результат ширины дорожки в 0.46 мм, по моему это слишком! Есть идеи в чем ошибка? Смотрел примеры ПП там линии намного тоньше!

Изменено 20 февраля, 2015 пользователем Drumbl

[Corvus 1]

Приведите параметры, которые в Сатурн забиваете. Вообще, трассировка DDR3 - это отдельная большая тема. И по ней куча аппноутов.

Начните с этого:

http://www.fujitsu.com/us/Images/SPBG_GDC_..._en_r2.0_AN.pdf

[Drumbl 0]

Приведите параметры, которые в Сатурн забиваете. Вообще, трассировка DDR3 - это отдельная большая тема. И по ней куча аппноутов.

Начните с этого:

http://www.fujitsu.com/us/Images/SPBG_GDC_..._en_r2.0_AN.pdf

Спасибо почитаю!

Данные для Saturn (Conductor Impedance): W=0.46mm, H=0.22mm, Er=4.2, BCW=18um, PT=35um, PC=Microstrip

[Uree 1]

Для вменяемых размеров трасс толщИны препрегов должны быть в районе 0.1-0.13мм, а на скриншоте в 2 раза больше. Понятное дело, что все будет крупным.

[Drumbl 0]

Значит нужно менять производителя печатных плат? Мои данные верны?

Изменено 21 февраля, 2015 пользователем Drumbl

[Aner 2]

По количеству слоев требуемой платы можно грубо так прикинуть: берем от края количество сплошных рядов шаров по периметру (без учета разделительного ряда, по центру иногда есть разделение обычно для питания) и прибавляем 2. Например 6 рядов шаров + 2 получаем 8-слойку. А далее смотрим, позволяет ли схема, идеология сократить это кол-во слоев. Иногда можно сократить на 1 ... 3 слоя, но это редкость. Начинаем разводить из центра чипа, обычно это питание, земли и далее к крайним рядам.

[Drumbl 0]

По количеству слоев требуемой платы можно грубо так прикинуть: берем от края количество сплошных рядов шаров по периметру (без учета разделительного ряда, по центру иногда есть разделение обычно для питания) и прибавляем 2. Например 6 рядов шаров + 2 получаем 8-слойку. А далее смотрим, позволяет ли схема, идеология сократить это кол-во слоев. Иногда можно сократить на 1 ... 3 слоя, но это редкость. Начинаем разводить из центра чипа, обычно это питание, земли и далее к крайним рядам.

Это все здорово, но у меня есть дифф пары на ddr3, поэтому я думаю разводку лучше начать с них. И вообще сначала память развести, а потом остальное. И главное сейчас с импедансом разобраться.

[PCBtech 0]

Это все здорово, но у меня есть дифф пары на ddr3, поэтому я думаю разводку лучше начать с них. И вообще сначала память развести, а потом остальное. И главное сейчас с импедансом разобраться.

 

Вам надо прикинуть, сколько слоев нужно будет под разводку DDR3, с учетом выравнивания длин.

Обычно каждый байт разводится в едином слое. В зависимости от того, насколько перекрещиваются сигналы,

и насколько тесное размещение, выясняете, сколько слоев потребуется под все байты данных и сколько под адресную шину.

Перемежаете эти слои слоями земли. Добавляете слои питания.

Добавляете внешние слои трассировки.

Добавляете еще слои трассировки, если есть большое количество связей, не имеющих отношение к DDR, но накладывающихся на DDR по местоположению предполагаемой трассировки.

Как-то так...

 

В дизайн-центре КБ "Схематика" есть горячая линия, Вы можете написать туда, прислать предварительный проект

и ребята подскажут, какой стек вам, скорее всего, подойдет, т.е. что можно взять за основу

с учетом возможностей современных производств ПП. И помогут импеданс посчитать.

У них огромный опыт проектирования плат с DDR, так что помогут вполне квалифицированно...

 

Адрес: [email protected]

Контактное лицо: Максим Грихин

 

[McSava 0]

У Xilinx для 7 серии есть доки по разводке DDR3/4. Причем не поленитесь заглянуть "ug586 7Series MIS" в нём есть требования и по трассировке. Ещё у них есть документ по трассировке для DDR 2000+ МГц. С примерами стеков и описанием за счёт чего можно добиться высоких скоростей.

[bigor 0]

И вообще сначала память развести, а потом остальное. И главное сейчас с импедансом разобраться.

Совершенно верно. И начать нужно с данных, клоков/стробов, дифпар.

Что касается импедансов, то все довольно просто - на внешних слоях будет так:

На внутренних:

Значения ширины проводников указаны для цепей, для которых требуется обеспечение импеданса.

Цепи, которым контроль импеданса ни к чему, можно разводить любой требуемой шириной.

В области BGA, в непосредственной близости от падов или переходных (в проекции корпуса), ширина проводников может отличаться от расчетной.

Стек:

Если нужна другая толщина рлаты, нужно проектировать другой стек.

Если вся топология влезет на наружных слоях и только на одном внутреннем сигнальном, то стек можно(нужно) пересчитать.

Многое зависит от взаимного расположения компонентов и соединений между ними.

Задачи проектирования топологии и проектирования стека под DDR довольно тесно связаны между собой.

Читайте апноуты и руководства от разных производителей памяти. В них часто все детально прописано.

В самое ближайшее время у нас на сайте будет опубликован набор типовых стеков МПП разной слойности, в том числе и для плат с контролем импеданса.