[torik 0]

Нашел вот такой девайс:

http://www.devboards.de/en/home/boards/pro...ticle/dbm-soc1/

 

Кто-нибудь покупал такое, возможно купить? Или может есть что-то подобное, доставабельное...

 

в целом надо ethernet-1000 и несколько десятков пинов fpga...

[goodsoul 0]

Нашел вот такой девайс:

http://www.devboards.de/en/home/boards/pro...ticle/dbm-soc1/

 

Кто-нибудь покупал такое, возможно купить? Или может есть что-то подобное, доставабельное...

 

в целом надо ethernet-1000 и несколько десятков пинов fpga...

 

SoM'ов на Altera SoC понаделано достаточно много. Вот малая часть: http://www.altera.com/devices/processor/so...tem-module.html

 

В РФ есть такая штука: http://inmys.ru/products/15226233

Несколько проектов на этой плате уже сделано.

 

+ есть несколько местных компаний, которые сделали SoM'ы под свои нужды (есть и Arria V SoC и cyclone V SoC) и нигде их не представили. Но в принципе - есть возможность выйти на них и пообщаться.

Если есть интерес - пишите в личку.

 

По покупке пишите в российский EBV Elektronik. Devboards это их тема.

 

 

 

 

[torik 0]

спасибо, сначала проработаем варианты по ссылкам.

 

а может еще подскажете что-то подобное, но с DSP TMS320C66 или Davinci TMS320DM8168 типа http://z3technology.com/oem-modules/z3-dm8168-mod/

 

[serjj1333 0]

Несколько проектов на этой плате уже сделано.

 

Уже с полным использованием HPS части? Не знаете под линухом или baremetal проекты? через что проц грузят на плате? Сейчас сам разбираюсь с HPS, пока не понятно, что реально рабочее можно с ним сотворить...

[goodsoul 0]

Уже с полным использованием HPS части? Не знаете под линухом или baremetal проекты? через что проц грузят на плате? Сейчас сам разбираюсь с HPS, пока не понятно, что реально рабочее можно с ним сотворить...

 

Есть и линукс и baremetal. Там вместе с модулем и отладкой получаете собранный под нее линукс и несколько готовых примеров. По умолчанию там с QSPI, если не ошибаюсь, идет загрузка.

Вот отладочная борда, кстати: http://inmys.ru/products/15226236

Bootselect заведены на переключатели, поэтому с режимами загрузки можно поэкспериментировать - загрузиться из SD, по сети, из FPGA, из флеша.

 

>>Сейчас сам разбираюсь с HPS, пока не понятно, что реально рабочее можно с ним сотворить...

Можете сотворить с ним все, что и с любым другим ARM Cortex-A9

[chirik8807 0]

Я например вот с такой платой работаю

http://www.terasic.com.tw/cgi-bin/page/arc...=167&No=836

[serjj1333 0]

Я например вот с такой платой работаю

http://www.terasic.com.tw/cgi-bin/page/arc...=167&No=836

Пробовали грузить HPS из FPGA OCRAM?

[chirik8807 0]

Пробовали грузить HPS из FPGA OCRAM?

Я не силен в линуксе, поэтому пока стандартная загрузка с sd-карты..

[serjj1333 0]

Я не силен в линуксе, поэтому пока стандартная загрузка с sd-карты..

Да я тоже не силён, пытаюсь простейший preloader стартовать с памяти FPGA, если появятся какие-то идеи по вопросу, велком в тему FPGA boot :rolleyes:

Возник вопрос по заведению резета на HPS.. Я вот как делаю (в топе):

        .hps_cold_rst_reset_n                        ( HPS_RESET_n ),
        .hps_debug_rst_reset_n                        ( HPS_WARM_RST_n ),
        .hps_warm_rst_reset_n                        ( HPS_WARM_RST_n ),

Соответственно в компоненте HPS в Qsys вытянул резеты наружу. При этом, если я делаю асигменты на ножки резетов, Quartus ругается, что они размещены неправильно, в итоге оставил их без асигментов, он назначил их сам. Вопрос, правильно ли я использую резеты. У меня плата Arrow SoCkit, но того же терасика, я думаю на наших платах резеты должны быть сделаны одинаково и в проекте они должны подключаться одинаково. Как сделано у Вас?

 

На Altera Wiki набрёл на статью AlteraWiki, там пишут "Press the HPS Cold Reset button", после чего начинается загрузка из FPGA с логом в терминал, profit... У меня есть идея, что как-то не так я подключаю резеты.

 

Автору, сорри за оффтоп... :rolleyes:

[chirik8807 0]

Да я тоже не силён, пытаюсь простейший preloader стартовать с памяти FPGA, если появятся какие-то идеи по вопросу, велком в тему FPGA boot :rolleyes:

Возник вопрос по заведению резета на HPS.. Я вот как делаю (в топе):

        .hps_cold_rst_reset_n                        ( HPS_RESET_n ),
        .hps_debug_rst_reset_n                        ( HPS_WARM_RST_n ),
        .hps_warm_rst_reset_n                        ( HPS_WARM_RST_n ),

Соответственно в компоненте HPS в Qsys вытянул резеты наружу. При этом, если я делаю асигменты на ножки резетов, Quartus ругается, что они размещены неправильно, в итоге оставил их без асигментов, он назначил их сам. Вопрос, правильно ли я использую резеты. У меня плата Arrow SoCkit, но того же терасика, я думаю на наших платах резеты должны быть сделаны одинаково и в проекте они должны подключаться одинаково. Как сделано у Вас?

 

На Altera Wiki набрёл на статью AlteraWiki, там пишут "Press the HPS Cold Reset button", после чего начинается загрузка из FPGA с логом в терминал, profit... У меня есть идея, что как-то не так я подключаю резеты.

 

Автору, сорри за оффтоп... :rolleyes:

 

 

Я использую подключение ресетов как в эталонном проекте от терасика ghrd_top.v

Изменено 14 января, 2015 пользователем chirik

[serjj1333 0]

Я использую подключение ресетов как в эталонном проекте от терасика

Хм, для Arrow такого проекта не имеется... А можете выложить еще файлы hps_reset.v и altera_edge_detector.v, плз?

 

ЗЫ: с кнопки резет разве не заходит? Смутило вот что

//      input              HPS_RESET_N,

И то что модуль hps_reset имеет только выходной резет реквест:

hps_reset hps_reset_inst (
  .source_clk (CLOCK),
  .source     (hps_reset_req)
);

Изменено 14 января, 2015 пользователем serjj

[chirik8807 0]

Вот reference design для DE1 SOC

https://yadi.sk/d/L7ytCammdynsa

Изменено 15 января, 2015 пользователем chirik

[serjj1333 0]

Вот reference design для DE1 SOC

Спасибо!