[izozella 0]

Подскажите, кто работал с процессорами Xilinx PPC405 в микросхеме Virtex2Pro, использовал кто нибудь шину DCR (Device Control Registers).

У меня много устройств, и поскольку все устройства на данной шине подключаются в цепочку, то как быть с задержками при работе на большой частоте?

[vitus_strom 0]

Насколько знаю то ДЦР шина шина для конфигурирования устройства, все устройчства в ней соединяются последовательно (типа регистр сдвига), для обмена данными используйте шину OPB или PLB, там проблем с задержками быть не должно

[izozella 0]

Использование шины OPB и PLB (особенно при большом количестве устройств) влечет за собой необходимость отводить под шину большое количество ресурсов.

Так-же это ведет к снижению рабочей частоты, поскольку шины реализуются путем объединения по логике OR и увеличивается количество уровней логики.

 

Шина DCR привлекла внимание, поскольку проста, и не требует больших затрат ресурсов. Но тут тоже на большой частоте появляется критический путь, который проходит через все устройства.

 

У кого есть опыт использования шины DCR - поделитесь.

Может между устройствами по шине данных можно поставить регистры и таким образом увеличить рабочую частоту.

[des00 25]

Шина DCR привлекла внимание, поскольку проста, и не требует больших затрат ресурсов. Но тут тоже на большой частоте появляется критический путь, который проходит через все устройства.

 

У кого есть опыт использования шины DCR - поделитесь.

 

шина эта строиться по Deisy Chain принципу, а по таймингами ДЫК шина то АСИНХРОННАЯ, с сигнналами квитрирования на слово, какие там тайминги (причем в спецификации на эту шину это точно есть, читайте внимательнее)

[izozella 0]

Насчет таймингов я немного не то имел ввиду. Может плохо описал что хочу узнать, извиняюсь.

Таминги имеются ввиду общего проекта. При имплементации будет считаться путь от триггера до триггера, и критический пуь шины данных будет проходить через все устройства, которые подключены на шину. Если устройства разнесены по кристаллу, то выполнить тайминги вообще не представляется возможным.

 

 

 

У меня описание по шине DCR есть только то, которое в манах от Xilinx.

Буду признателен если кинете ссылочку на более полоное описание шины.

[vitus_strom 0]

В Шине дцр все конфигурационные регистры объединены в сдвиговый регистр насколько я знаю, а выполнить констрейнт от регистра до регистра значительно проще чем когда между ними есть еще и логика....

[izozella 0]

Согласно спецификации, все устройства соеденены в цепочку, и критический путь - это путь от ножки процессора к ножке процессора через все устройства.

В спецификации сказано следующее:

 

If the DCR ring becomes too long to make chip timing the ring maybe broken up by the chip designer into smaller rings. Additional logic will need to be added to control and mux the signals back to the CPU

 

Таким образом, действительно существует проблема с таймингами при большом количестве устройств в цепочке.

[vitus_strom 0]

Возможно я и ошибаюсь, но к сожалению копаться в документации у меня сейчас нет времени...

[des00 25]

Согласно спецификации, все устройства соеденены в цепочку, и критический путь - это путь от ножки процессора к ножке процессора через все устройства.

В спецификации сказано следующее:

 

If the DCR ring becomes too long to make chip timing the ring maybe broken up by the chip designer into smaller rings. Additional logic will need to be added to control and mux the signals back to the CPU

 

Таким образом, действительно существует проблема с таймингами при большом количестве устройств в цепочке.

 

Проблема с таймингами действительно существует, .... но в вашей голове.

Т.к. шина идет с сигналами квитирования и производительность определяеться именно ими, то монописуально, какова длинна пути по которому идут данные. Но ведь этого не знает тайминг аналайзер, который будет во все голоса орать "Чувак у тебя частота работы схемы 10МГц, т.к. у тебя щина тормозит".

Но ведь это мултиклоковый путь, и констрейны по мультиклоковым цепям пищуться ИМХО в первую очередь для тайминг аналайзера, и уже потом для фитера.

 

А зачем вставляют тригеры на пути, дые понятно редуцируют логику, если все равно в ФПГА, за лютом тригер, то что запрешает его использовать, более того фитеру легче.

[izozella 0]

Но ведь это мултиклоковый путь, и констрейны по мультиклоковым цепям пищуться ИМХО в первую очередь для тайминг аналайзера, и уже потом для фитера.

 

То есть одним из решений есть прописать определенные констрейны для шины данных, я вас правильно понимаю?

[3.14 0]

Если этот "сдвиговый регистр" тактируется от "глобальной" тактовой, то ничего дополнительно ограничивать не надо.

[izozella 0]

До меня дошло как решается проблема нормальным путем:

применением Multy-Cycle констрейнов для сигналов данных шины :).

 

Спасибо des00 за наставление на путь истинный. Я не сразу понял что вы имеете ввиду под "мультиклоковыми" путями.