[DmitryR 0]

Нигде не могу найти информации, из каких соображений выбрать параметры Loop Filter у PLL. Пока поставил фиксированные, какие сгенерировал визард для начальной конфигурации. Но что-то мне подсказывает, что в широком диапазоне частот VCO это нормально работать не будет.

[vadimuzzz 0]

А какая связь между диапазоном частот и шириной петлевого фильтра? Я так понимаю, что вы выбираете компромисс джиттер/время_захвата_фапч.

[DmitryR 0]

Я конечно не специалист по PLL, но мне думается, что если бы выбор был таким - визард позволял бы это выбрать вручную. А так он эти параметры ставит сам, по каким-то неведомым алгоритмам.

[vadimuzzz 0]

если бы выбор был таким - визард позволял бы это выбрать вручную.

Он и позволяет. Вот и производитель пишет:

Programmable Bandwidth

The PLL bandwidth is defined as the ability of the PLL to track the input clock and jitter. The bandwidth is measured by the -3dB frequency of the closed-loop gain in the PLL, or approximately the unity gain point of the PLL open loop response.

(http://www.altera.com/literature/ug/ug_altpll.pdf)

 

В любом случае, на петлевой фильтр сигнал поступает уже после всех делителей (визард же не даст создать комбинацию делителей, которая не приведет к захвату фапч) и фазового детектора. На частоте vco (диапазон 600-1300 МГц для Ц4) работает только N-делитель. Не дает играться с петлевым фильтром визард, ЕМНИП только в случае, если задействована опция "Spread spectrum"

[mikhail.tsaryov 0]

Здравствуйте.

У меня задача сделать перенастройку PLL в Cycylone IV E. Есть сигнал, по которому в PLL должен загружаться один из двух наборов делителей. Я их разместил в ROM и взял схему из примера Altera на основе блока PLL_reconfig.

 

 

У PLL настроены 3 выхода с делителями (при IN = 0) 1/8, 1/672 и 1/15. При IN = 1 они должны измениться на 125/1008, 125/84672 и 1/15. Если прошить ПЛИС 2 раза - сначала с одной конфигурацией, потом с другой (то есть без перенастройки), то они работают. А с перенастройкой - нет.

Входная частота PLL 21.168 МГц, запускается она с первым набором делителей и частоты на выходе правильные (2,646 МГц, 31,5 кГц и 1,4116 МГц). Но стоит мне переключить сигнал IN, как первая частота становится правильной (2,625 МГц), а вот вторая и третья - нет. Получаются ровно 2,5 кГц (как будто делитель 10/84672) и ~7 МГц. При переключении IN обратно, первая и третья частоты снова меняются на правильные, а вторая становится ~3,5 кГц. 

Не могу понять, что я упускаю и в чем проблема. MIF файлы сформировал внутри настройщика PLL.

На схеме есть самописный блок PLL_driver, который, несмотря на наличие нескольких входов и выходов, на данный момент всего лишь формирует короткий импульс PLL_reconfig при изменении IN. Остальное взято из примера "altpll_reconfig_rom" (стр 31).

Изменено 28 марта, 2021 пользователем mikhail.tsaryov

[mikhail.tsaryov 0]

Нашел проблему. Посмотрел на числа, которые выдает Quartus для N, M, C, и понял, что для некоторых частот он включает каскадирование делителей С, и это никак не перенастраивается :(

Пересмотрел нужные мне частоты и немного переделал выходные частоты так, что получилось настроить PLL без каскадирования. С таким раскладом все заработало.

Изменено 28 марта, 2021 пользователем mikhail.tsaryov