vacikL 0 15 октября, 2014 Опубликовано 15 октября, 2014 (изменено) · Жалоба Всем привет! Помогите, кто знает или сталкивался ... Реализую MIG (2.0 ver.3) для QDRII+ (CY7C2263KV18), на XC7V330T(1), использую Vivado2014.1. Генерю ядро, потом пример. Развожу, запускаю, а у меня не взводится в "1" init_calib_complete. Посмотрел по исходникам, насколько понял, вначале калибровка выполняется без участия микросхемы памяти. Смотрел чипскопом, по регистрам получается, что запусилась калибровка stage1, но не закончилась. Что может быть? Или на что посмотреть и обратить внимание. Изменено 15 октября, 2014 пользователем Vacik Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rsv2007 0 15 октября, 2014 Опубликовано 15 октября, 2014 · Жалоба Ресет для начала посмотрите. А еще можно пробные сигналы вывести на свободные ноги при помощи fpga editor. Я в свое время ddr только так и отладил Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться