[Fransc 0]

Здравствуте!

Есть FPGA ADVANTAGE и XILINX ISE 10.1. Генерю coregen например FIFO. Coregen генерит верхний уровень на Verilog. Я его вставляю в проект в схемотехническом редакторе в FPGA ADVANTAGE. С моделированием нет проблем. Так же Coregen генерит нетлисты в форматах edif или NGC. Ментор вроде как о них знает, но нетлисты не могу прикрутить в проект для дальнейшего синтеза в Synplify (через ADD GATE LEVEL), так как он их не понимает. А понимает только нетлисты в форматах V или VHDL. Что я не так делаю? Что кто посоветует, если можно, то по шагам.

[andrew_b 14]

Подобный вопрос уже возникал.

Выхлоп Корегена синтезировать не нужно. Эти нетлисты используются в ise после синтеза. В коде они описываются как blackbox'ы.

[gotcha 0]

Если загляните в верилоговскую обертку, которую сгенерил coregen, найдете след

// synthesis translate_off

инстанс библиотечного модуля

// synthesis translate_on

 

Директивы указывают игнорировать код и вставлять blackbox,

т.е в проект для synplify достаточно добавить обертку.

Как написал andrew_b, уже на этапе имплементации в ISE понадобятся нетлисты.

[Fransc 0]

Спасибо всем. Разобрался.