Jump to content

    
Sign in to follow this  
LordVader

force'ить из верилога VHLDные сигналы

Recommended Posts

Дано: modelsim 10.0b

 

Из кода на верилоге (тестбенч) пытаюсь сделать что-то вроде

    initial
    begin
        force tb.q75.u0.RC <= 16'd0;
    end

q75.u0.RC -- это signal в VHDLном модуле.

 

Получаю:

# ** Error: (vsim-8220) tb_top.v(570): This or another usage of 'tb.q75.u0.RC' inconsistent with 'VHDL SIGNAL' object.

 

Есть очевидный метод, заключающийся в переписывании VHDL-кода с целью введения нужного функционала.

 

Но что же получается, из вериложного бенча нельзя форсить сигналы в глубине VHDLного кода? Или можно, но я просто не знаю как? Если так, то как надо?

Edited by LordVader

Share this post


Link to post
Share on other sites

2 LordVader

можно, не давеча как вчера делал такое чтобы индусскую "кашу" как то загнать в симулятор.

Симулятор: 10.1с

Смотрите типы сигналов.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this