[LordVader 0]

Дано: modelsim 10.0b

 

Из кода на верилоге (тестбенч) пытаюсь сделать что-то вроде

    initial
    begin
        force tb.q75.u0.RC <= 16'd0;
    end

q75.u0.RC -- это signal в VHDLном модуле.

 

Получаю:

# ** Error: (vsim-8220) tb_top.v(570): This or another usage of 'tb.q75.u0.RC' inconsistent with 'VHDL SIGNAL' object.

 

Есть очевидный метод, заключающийся в переписывании VHDL-кода с целью введения нужного функционала.

 

Но что же получается, из вериложного бенча нельзя форсить сигналы в глубине VHDLного кода? Или можно, но я просто не знаю как? Если так, то как надо?

Изменено 29 августа, 2014 пользователем LordVader

[Kuzmi4 0]

2 LordVader

можно, не давеча как вчера делал такое чтобы индусскую "кашу" как то загнать в симулятор.

Симулятор: 10.1с

Смотрите типы сигналов.