[dxp 32]

А вы делали испытания на такой удар для иммерсионного золота или взяли общие рекомендации, как факт?

Нет, не делали, сразу заложились на HASL, испытания и эксплуатация показали, что проблем с механикой нет. От добра добра пока не ищем.

[EvilWrecker 0]

Стандарты иногда лучше советов.

 

 

В чем смысл совета в котором указан устаревшая ревизия стандарта?

 

 

А топикстартеру лучше лучше гуглить IPC Land Pattern Calculator и BGA 1.0mm pitch PCB guideliness - толку будет больше

[drunya_1984 0]

Предлагаю такой вариант: КП 0.5 мм, via 0.25 мм с пояском 0.55. Я бы делал fanout для всех выводов BGA, вдруг захочется ещё что-то подключить, так хоть к переходному подпаяться можно будет, но это только моё мнение.

[Брик 0]

Добрый день!

Прошу подсказки/помощи) Получила задание на разводку DDR3 (MT41J256M16RE-15E IT) и FBGA с шагом 1 мм (Spartan6), никогда до этого ничего подобного не делала

Так вот, вопрос по ПП, у Микрона свои рекомендации к стекапам для DRR3, у Xilinx для Spartan6 свои, какие более приоритетны? Как лучше сделать? Возможен ли вариант с другим количеством слоев (3< х <12)? буду рада любой помощи =) Спасибо

 

[agregat 0]

В Вашем случае берите стек от Xilinx и на нем делайте всю трассировку. Микрон дает стек для разработки модулей памяти. Для использования Spartan6 такой стек не подойдет.

Возможно сделать на 8 слоях, но нужно разобраться что будет подключено к Spartan6.

Можно скачать дизайны демоплат на базе Spartan6 и посмотреть как и что делают производители плат.

[Corvus 1]

А сколько ног у Спартана: 676 или 900? От этого и выбирайте количество слоёв.

http://www.eurointech.ru/EDA_Expert/EDA_Expert_2_48-51.pdf

 

После выбора стекапа рассчитайте ширину одиночных и диф. дорожек под требуемый импеданс на каждом слое.

Информации по разводке DDR3 хватает. Например:

http://www.fujitsu.com/downloads/MICRO/fme...uide-rev1-1.pdf

Микросхема памяти одна, ставьте её как можно ближе к FPGA, в остальном аккуратно следуйте рекомендациям. Задача вполне по силам начинающему.

[bigor 0]

Это особенность покрытий, в процессе пайки которых получаются интерметаллиды.

Интерметаллиды образуются при любых покрытиях. Более того, без образования интерметаллидов нет процесса пайки.

Другое дело какие именно интерметаллиды образуются и в каких количествах.

Т.е. можно сказать, что это относится ко всем иммерсионным покрытиям.

Недостаточная механическая прочность паяного соединения при ударных нагрузках - характерная особенность финишных покрытий с подслоем никеля.

Именно NiSn на границе паяного соединения ослабляет паяное соединение при ударных нагрузках.

Как альтернативу ENIGу в изделиях критичных к ударным нагрузкам в качестве финиша применяют ENIPEG - поверх подслоя никеля добавляется подслой палладия.

ENIPEG - значительно более стоек к ударным нагрузкам, по утверждению производителей - не хуже HASL.

 

Возможен ли вариант с другим количеством слоев (3< х <12)? буду рада любой помощи =) Спасибо

Возможны варианты с разным количеством слоев.

Возможно и 8 слоев хватит, а может быть и 12 будет недостаточно.

Все зависит от размеров BGA (в частности ПЛИС), от степени утилизации кристалла и возможности свапирования, от того, на сколько удобно раскиданы пины на плисе, от потребляемого тока и количества номиналов питания ПЛИСины (иногда на питание и землю нужно больше слоев, чем для реализации собственно топологии).

В общем, факторов, влияющих на необходимое количество слоев, достаточно много. Все это нужно учитывать.

Поначалу, нужно разбить задачу на этапы и разбираться с каждой проблемой отдельно, а после сводить это в кучу.

[ClayMan 0]

Добрый день!

Прошу подсказки/помощи) Получила задание на разводку DDR3 (MT41J256M16RE-15E IT) и FBGA с шагом 1 мм (Spartan6), никогда до этого ничего подобного не делала

Так вот, вопрос по ПП, у Микрона свои рекомендации к стекапам для DRR3, у Xilinx для Spartan6 свои, какие более приоритетны? Как лучше сделать? Возможен ли вариант с другим количеством слоев (3< х <12)? буду рада любой помощи =) Спасибо

Как уже верно заметили сам стек-ап зависит не только от памяти, но и от ситуации в целом - необходимо прикинуть, сколько сигнальных слоев вам нужно будет, чтобы развести все интерфейсы на FPGA. Если чип памяти действительно один, то для трассировки этого интерфейса вам скорее всего хватит и 2-х внутренних сигнальных слоев. Добавьте еще два внешних - получаете 4, и если этого достаточно, а цена самой платы не очень критична, то добавив к ним 4 опорных можно получить практически идеальный 8-слойный стек.

Для трассировки памяти и других скоростных интерфейсов необходимо рассчитать параметры волнового сопротивления, сделать это можно в спец программах либо утилитах. Требования к ДДР3 довольно неплохо изложены в ряде документов (у того же Micron), где помимо общих SI требований (перекрестные помехи, имеданс, пути обратного тока и тп) есть и ряд специфических по таймингам и топологии.

[vicnic 0]

To bigor: по покрытию, видимо, вы имели ввиду ENEPIG - Electroless Nickel Electroless Palladium Immersion Gold?

Если да, то про ударные нагрузки сейчас не скажу, но обычно главное достоинство, которое указывают, - что это универсальное покрытие для пайки и разварки.

http://www.atotech.com/en/products/electro...old-enepig.html

[bigor 0]

To bigor: по покрытию, видимо, вы имели ввиду ENEPIG - Electroless Nickel Electroless Palladium Immersion Gold?

Да. Именно оно - сорри, буквы местами попутал...

Если да, то про ударные нагрузки сейчас не скажу, но обычно главное достоинство, которое указывают, - что это универсальное покрытие для пайки и разварки.

И это тоже.

Но сам процесс не предусматривает непосредственного контакта олова с никелем - нет игольчатых интерметаллидов NiSn, которые, собственно, и ослабляют прочность паяного соединения.

Менеджера некоторых заводов рассказывали, что ENEPIG активно заказывают военные на своих сложных платах (на простых как прежде - свинцовый HASL) - пайка свободна от недостатков и HASL, и ENIG.

Из недостатков ENEPIG - неприличная стоимость, тяжкий для экологии техпроцесс.

[Брик 0]

agregat, Corvus, ClayMan, всем спасибо за ответы (раньше ответить не получилось, без интернета остались) :laughing:

Желательно все же развести на 8 слоях, пока раскидала компоненты по плате, оставив без разводки память (JS28F256P30T95 и DDR3).

В пример топологии скачала sp605, как советовал вначале agregat, разбираюсь потихоньку)