Jump to content

    

altera sdc

есть структура проекта -

top

module_1

..

module_n

 

 

module module_n (
 input a, b,
 output c
);

assign c = a + b;

endmodule

 

для подмодуля n-го уровня module_n хочу задать констрейн set_max_delay от входов до выхода

 

set_max_delay -from [get_ports {top|module_1:module_1|...|module_n:module_n|a}] -to [get_ports {top|module_1:module_1|...|module_n:module_n|c}] 10ns

 

 

констрейн игнорится потому что квартус не может соотнести входы/выходы a и с с портами

 

- можно ли get_ports использовать для внутренних модулей?

- нету у altera что то типа current_design?

Share this post


Link to post
Share on other sites
есть структура проекта -

top

не понял, в чем вопрос?

в общем, по констрейнам здесь

обратите внимание на текст на 65 странице - это по поводу set_max_delay

Share this post


Link to post
Share on other sites
не понял, в чем вопрос?

 

случайно отправил недописанную тему :laughing:

Share this post


Link to post
Share on other sites
случайно отправил недописанную тему :laughing:

можно вопрос, а зачем Вы используете констрейн set_max_delay???

Share this post


Link to post
Share on other sites
можно вопрос, а зачем Вы используете констрейн set_max_delay???

 

хочу чтобы задержка по указанному пути была меньше мною указанной

Share this post


Link to post
Share on other sites
хочу чтобы задержка по указанному пути была меньше мною указанной

так Вы ж сами можете контролировать задержку разбивая большую комбинационную схему на маленькие подсхемы и ставя регистры вначале и в конце этих подсхем (pipeline)...

Таким образом, повышается быстродействие схемы...

Я не понимаю, как квартус может уменьшить задержку, если на этом пути стоит большая комбинационная схема?

 

Мое мнение, у Вас для данного клокового домена в котором находится Ваша схема должен выполняться констрейн, типа

create_clock -period 100MHz -name clk [ get_ports clk ]

 

Выполняется? Таймквест, что говорит?

 

Или я чего-то не понимаю?

Share this post


Link to post
Share on other sites
так Вы ж сами можете контролировать задержку разбивая большую комбинационную схему на маленькие подсхемы и ставя регистры вначале и в конце этих подсхем (pipeline)...

Таким образом, повышается быстродействие схемы...

Я не понимаю, как квартус может уменьшить задержку, если стоит большая комбинационная схема?

 

Мое мнение, у Вас для данного клокового домена в котором находится Ваша схема должен выполняться констрейн, типа

 

 

Выполняется? Таймквест, что говорит?

 

Или я чего-то не понимаю?

 

к сожалению я не могу менять схему, не мой блок, и вся логика которую я обозначил как c = a + b, должна выполняться за один такт.

 

при синтезе в synopsys для асика set_max_delay помогал добиться уменьшения задержки, соответственно раз у альтеры есть такой же констрейн, он, наверно, также работает

Share this post


Link to post
Share on other sites
к сожалению я не могу менять схему, не мой блок, и вся логика которую я обозначил как c = a + b, должна выполняться за один такт.

 

при синтезе в synopsys для асика set_max_delay помогал добиться уменьшения задержки, соответственно раз у альтеры есть такой же констрейн, он, наверно, также работает

может там нужен multicycle constraints, т.е. если схема работает не на каждом такте клоковой частоты

Так все таки что говорит Таймквест? (предыдущее мое сообщение)

Share this post


Link to post
Share on other sites
может там нужен multicycle constraints, т.е. если схема работает не на каждом такте клоковой частоты

Так все таки что говорит Таймквест?

на каждом такте работает

 

таймквест говорит про отрицательные слаки в этом месте

 

 

Share this post


Link to post
Share on other sites
на каждом такте работает

таймквест говорит про отрицательные слаки в этом месте

тогда

к сожалению я не могу менять схему, не мой блок, и вся логика которую я обозначил как c = a + b, должна выполняться за один такт.

скорее всего придется оптимизировать схему или менять логику работы....

PS на мой взгляд это будет правильней...

Share this post


Link to post
Share on other sites
тогда

 

скорее всего придется оптимизировать схему или менять логику работы....

PS на мой взгляд это будет правильней...

 

вы думаете оптимизировать квартус по set_max_delay ничего не будет, или будет но несильно?

 

пока что хочется хотя бы чтоб констрейн перестал игнориться:

Ignored set_max_delay .....: Argument <from> is an empty collection

Argument <to> is an empty collection

 

Ignored filter at ....: top|module_1:module_1|...|module_n:module_n|a could not be matched with a port

Share this post


Link to post
Share on other sites
вы думаете оптимизировать квартус по set_max_delay ничего не будет, или будет но несильно?

 

пока что хочется хотя бы чтоб констрейн перестал игнориться:

Ignored set_max_delay .....: Argument <from> is an empty collection

Argument <to> is an empty collection

 

Ignored filter at ....: top|module_1:module_1|...|module_n:module_n|a could not be matched with a port

посмотрите плиз ссылку в сообщении 2

 

Share this post


Link to post
Share on other sites
вы думаете оптимизировать квартус по set_max_delay ничего не будет, или будет но несильно?

 

пока что хочется хотя бы чтоб констрейн перестал игнориться:

8. The Quartus II TimeQuest Timing Analyzer -> Timing Exceptions -> 
You can apply the set_max_delay  command exception to an output port that does not use a set_output_delay  constraint. In this case, the setup summary and hold summary report the slack for these paths. Be cause there is no clock associated with the output port, no clock is reported for these paths and the Clock column is empty. In this case, you cannot report timing for these paths.

- можно ли get_ports использовать для внутренних модулей?

нет

при синтезе в synopsys для асика set_max_delay помогал добиться уменьшения задержки, соответственно раз у альтеры есть такой же констрейн, он, наверно, также работает

Уважаемый Maverick вам уже советовал внимательно изучить мануал по таймквесту. Рекомендую вам отложить толкание в темноте и внести в это ясность. Т.к. FPGA sdc != ASIC sdc

 

таймквест говорит про отрицательные слаки в этом месте

в FPGA слаки валяться на синхронных путях, set_XXX_delay тут вообще не причем. Если тактовую прописали то sdc это не вытянуть, оптимизация окружения + настройки сборки

 

Share this post


Link to post
Share on other sites

Putnik если хотите можете выложить описание на форум

 

к сожалению я не могу менять схему, не мой блок, и вся логика которую я обозначил как c = a + b, должна выполняться за один такт.

 

возможно здесь Вам подскажут на "узкие" места и посоветуют как их устранить...

Share this post


Link to post
Share on other sites

Maverick и des00 спасибо большое за помощь!!!

 

Putnik если хотите можете выложить описание на форум

 

возможно здесь Вам подскажут на "узкие" места и посоветуют как их устранить...

 

дизайн не имею возможности выложить, к сожалению,

да в общем в нем узкие места и так понятны - схема больно асинхронная, а там где не асинхронная - куча логики которая, по замыслу автора, должна за такт выполняться

 

 

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this