evgenz 0 4 июня, 2014 Опубликовано 4 июня, 2014 · Жалоба Всем здрасти. Люди помогите с одной проблемой. В Timing Analyzer делаю анализ он выдает ошибки, то что не выдерживаются констрэйны по не которым цепям ну типа такой Slack (setup paths): -26.630ns (requirement - (data path - clock path skew + uncertainty)) Source: XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/XFDC1 (FF) Destination: XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/NEWCHIPS_7 (FF) Requirement: 18.000ns Data Path Delay: 44.630ns (Levels of Logic = 8) Clock Path Skew: 0.000ns Source Clock: X50 rising at 0.000ns Destination Clock: X50 rising at 20.000ns Clock Uncertainty: 0.000ns Maximum Data Path: XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/XFDC1 to XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/NEWCHIPS_7 т.е. ограничения превышает на 26 нс. как можно сократить время распространения сигнала по этой цепи??? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 4 июня, 2014 Опубликовано 4 июня, 2014 · Жалоба Всем здрасти. Люди помогите с одной проблемой. В Timing Analyzer делаю анализ он выдает ошибки, то что не выдерживаются констрэйны по не которым цепям ну типа такой Slack (setup paths): -26.630ns (requirement - (data path - clock path skew + uncertainty)) Source: XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/XFDC1 (FF) Destination: XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/NEWCHIPS_7 (FF) Requirement: 18.000ns Data Path Delay: 44.630ns (Levels of Logic = 8) Clock Path Skew: 0.000ns Source Clock: X50 rising at 0.000ns Destination Clock: X50 rising at 20.000ns Clock Uncertainty: 0.000ns Maximum Data Path: XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/XFDC1 to XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/NEWCHIPS_7 т.е. ограничения превышает на 26 нс. как можно сократить время распространения сигнала по этой цепи??? причин много. Одной из причиной может быть например, большая комбинационная схема, которая вносит эту задержку... Чтобы точнее сказать нужно видеть Ваше описание/проект и к какому сигналу/сигналам в проекте этот слак относится... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
evgenz 0 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба причин много. Одной из причиной может быть например, большая комбинационная схема, которая вносит эту задержку... Чтобы точнее сказать нужно видеть Ваше описание/проект и к какому сигналу/сигналам в проекте этот слак относится... сложновато будет выложить проект он слишком большой и состоит из многих отдельных файлов. Если на вскидку сказать как можно уменьшить время задержки??? ну какими путями, например поможет если длинные цепи разбить на более короткие дополнительными регистрами??? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
johan 0 5 июня, 2014 Опубликовано 5 июня, 2014 (изменено) · Жалоба сложновато будет выложить проект он слишком большой и состоит из многих отдельных файлов. Если на вскидку сказать как можно уменьшить время задержки??? ну какими путями, например поможет если длинные цепи разбить на более короткие дополнительными регистрами??? "Проект большой и состоит из файлов", простите, это отговорка. IDE вам показало какой путь не укладывается, надо его и пытаться оптимизировать. У Альтеры есть гайд по оптимизации: http://www.altera.com/literature/hb/qts/qts_qii52005.pdf Уверен, что и Ксайлинкса есть похожие гайды. Возможно, ваша проблема решится установкой парой галочек в GUI ( например, включить Retiming регистров), а если нет, то тогда действительно, один из самых первых путей для оптимизации который приходит в голову, путь конвееризации: добавление дополнительных регистров. Но что бы добавлять регистры, надо знать куда добавлять, так что все равно вам надо понять в проекте откуда куда самый долгий путь. Изменено 5 июня, 2014 пользователем johan Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба поможет если длинные цепи разбить на более короткие дополнительными регистрами??? именно об этом я и писал, да поможет, если причина в этом... Но все равно Вам нужно найти привязку варнинга к сигналу и найти этот сигнал в проекте и только потом решать... Можете если хотите выложить только ту часть описания на который ссылается варнинг Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
evgenz 0 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба именно об этом я и писал, да поможет, если причина в этом... Но все равно Вам нужно найти привязку варнинга к сигналу и найти этот сигнал в проекте и только потом решать... Можете если хотите выложить только ту часть описания на который ссылается варнинг вот выкладываю сам проект это верхний уровень где подключается два модуля на которые ругается по задержкам begin vcc<='1'; gnd<='0'; sh<=PE; CES<=WRR; SYNHR_S_OUT<=SYNHRS; synh_gPSP_OUT<=synh_gPSP; xCSWR: FOR B IN 7 DOWNTO 0 GENERATE CSWR0(B)<=CSW(B) AND WR_EN; CSRD(B)<=CSR(B) AND RD_EN AND N_KANR; END GENERATE; CSWR<=CSWR0; data<=da; n_kanw1<=n_kanW; Xbloc_reg_nkan: bloc_reg_nkan PORT MAP( da =>data , cs =>csWR(7 downto 0) , n_kan =>n_kanW1 , clk =>x50mh , memw =>memw , r_m =>r_m , dos =>dos , ddop =>ddop , dsdvig =>dsdvig, dfpsp=>dfpsp, NCHIPS=>NCHIPS, l =>l , DF=>DF , ce =>ce, x1ms=>x1ms, reskan=>reskan, cssynhr=>cssynhr, ces1ms=>ces1ms, ces1s=>ces1s, cssdvig=>cssdvig, changef=>changef, ADC=>ADC ); F<=X & "00000000000000000000000"; I_ADC<=I_ADC1 WHEN ADC='0' ELSE I_ADC2; Q_ADC<=Q_ADC1 WHEN ADC='0' ELSE Q_ADC2; Xgen_frq_kannew: gen_frq_kannew PORT MAP( CODE =>dos(10 DOWNTO 8) , csvt => ce, memw=>memw, Lvt=>L, changef=>changef, r_m =>reskan , synhr_1ms => synh_gPSP, synhr_1s =>synhrs , clk =>x50mh , DFPSP=>DFPSP, NCHIPS => NCHIPS, FPSPx2 => FPTx2, FPSPs => FPSPs, FPSP =>FPSPA , hpt =>hpt1i , hpt05 =>hpt0 , hvt =>hvta , hvt_1 =>hvt_1 , qread =>qr, pdvt => pdvt, VTCODE => VTCODE, KT => KTGFPSP ); а сами модули вот library UNISIM; use UNISIM.VComponents.all; entity gen_frq_kannew is --12in Port ( CHANGEF : in std_logic; CODE:IN STD_LOGIC_VECTOR (2 DOWNTO 0); DFPSP:in std_logic_vector(31 downto 0); NCHIPS:in std_logic_vector(12 downto 0); Lvt:in std_logic_vector(9 downto 0); r_m : in std_logic; synhr_1ms,synhr_1s : in std_logic; memw,csvt,clk : in std_logic; FPSPx2,FPSPs : OUT std_logic; FPSP : OUT std_logic; hpt,hvt,HVT_1,HPT05,HPT_1 : OUT std_logic; qread:out std_logic_vector(31 downto 0); pdvt:out std_logic_vector(9 downto 0); VTCODE:OUT STD_LOGIC; KT:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) ); end gen_frq_kannew; architecture Behavioral of gen_frq_kannew is attribute syn_hier : string; attribute syn_hier of Behavioral : architecture is "hard"; component acum_fazavhd port ( B: IN std_logic_VECTOR(31 downto 0); Q,S: OUT std_logic_VECTOR(31 downto 0); CLK: IN std_logic; BYPASS: IN std_logic; Q_C_OUT: OUT std_logic; C_OUT: OUT std_logic; ACLR,SINIT: IN std_logic); end component; COMPONENT sthptnew PORT( res,SYNHR_1MS : IN std_logic; L : IN std_logic_VECTOR(12 DOWNTO 0); clk:in std_logic; FPSP : IN std_logic; q : OUT std_logic_vector(12 downto 0); HPT0,HPT1,HPT2,HPT05,HPT15 : OUT std_logic ); END COMPONENT; COMPONENT st_time_out PORT( ce,memw,hpt,CLK : IN std_logic; l:in std_logic_vector (9 downto 0); res : IN std_logic; synh : IN std_logic; qout_time : OUT std_logic_vector(9 downto 0); HVT,HVT0 : OUT std_logic ); END COMPONENT; COMPONENT wr_1a PORT( WR : IN std_logic; CLK : IN std_logic; RES : IN std_logic; A : OUT std_logic; PE : OUT std_logic; PE1 : OUT std_logic ); END COMPONENT; COMPONENT st5 PORT( CLK : IN std_logic; CLK5 : OUT std_logic ); END COMPONENT; signal q_faza:std_logic_vector(31 downto 0):="00000000000000000000000000000000"; signal qout_vt_1s:std_logic_vector(9 downto 0):="0000000000"; signal qout_hpt_1ms,pdpt:std_logic_vector(12 downto 0):="0000000000000"; signal gnd:std_logic:='0'; signal vcc:std_logic:='1'; signal FREQ1A,FREQ1A0,rma,FPSPi,FPSPT,FPSPx2T,FPSPx2L,FPSPsi,HVT0:std_logic; signal hp_t,h_pt1,h_vt,synhr,CLRF,resfaza,hpt05i,HPT15i,HPT0:std_logic; signal accum1,accum2:std_logic_vector(8 downto 0); signal B,B1,NEWF:std_logic_vector(31 downto 0); SIGNAL Nnew,NEWCHIPS:STD_LOGIC_VECTOR(12 DOWNTO 0); signal NEWBCEpre,NEWBCESET,NEWLCE,newBcet,newBcet2,newL,cenewL,rnewL,NEWLT:std_logic; SIGNAL NEWBCE:STD_LOGIC:='1'; signal firstB,FIRSTL,SINITACC:std_logic; signal CODE2:std_logic_vector(2 downto 0); CONSTANT DFPSPVT:STD_LOGIC_VECTOR(31 DOWNTO 0):=X"1A29C77A"; --signal znak_dop:std_logic_vector (15 downto 0); signal r_mi : std_logic; signal NCHIPSi : std_logic_vector (12 downto 0); begin gnd<='0'; vcc<='1'; -------------------------------- r_mi <= r_m; NCHIPSi <= NCHIPS; HPT05<=hpt15i; rnewL<=r_mi or (sinitacc);-- AND NEWLT); cenewL<=CHANGEF and code(2); Xfdc: fdcpe port map (d=>vcc,c=>clk,ce=>gnd,pre=>cenewL,clr=>rnewL,q=>newL); firstB<='1' when B=x"00000000" else '0'; NEWBCEpre<=(HVT0 AND hpt15i AND FREQ1A AND NEWLT);-- or (not NEWL); NEWBCESET<=NEWBCEPRE OR R_Mi; xFDCP: FDCPe PORT MAP (D=>GND,c=>clk,Ce=>GND,PRE=>NEWBCESET,CLR=>CENEWL,Q=>NEWBCE); --SINITACC<=NEWBCET;-- and not NEWBCET2; NEWF<=DFPSPVT WHEN NEWL='1' AND HVT0='1' AND HPT15i='1' ELSE DFPSP; process (clk,r_mi) begin if r_mi='1' then B<=(others=>'0'); NEWCHIPS<=(OTHERS=>'0'); NEWLT<='0'; newBcet2<='0'; elsif (rising_edge(clk)) then --if (sinitacc='1') then B<=NEWF(30 downto 0) & '0'; end if; if (newBce='1') then B<=NEWF; end if; if (newBce='1') then VTCODE<=CODE2(2); end if; if (newBceT='1') then NEWCHIPS<=NNEW; end if; IF CHANGEF='1' THEN CODE2<=CODE; END IF; NEWLT<=NEWL; newBcet2<=newBcet; Nnew<=NCHIPSi; end if; end process; newBcet<=newBce; sinitacc<=newBcepre; B1<=DFPSPVT WHEN sinitacc='1' ELSE B; Xacum_faza : acum_fazavhd port map (q=>q_faza(31 downto 0), B => B1, CLK => clk, Q_C_OUT => FREQ1A, --ЧАСТОТА ПСП C_OUT => FREQ1A0, --ЧАСТОТА ПСП НА ТАКТ РАНЬШЕ SINIT=>SYNHR, BYPASS=>sinitacc, ACLR => RMA ); FPSPsi<=FPSPi AND NOT FPSPT; FPSPs<=FPSPsi; FPSPx2L<=NOT Q_FAZA(30); FPSPx2<=FPSPx2L AND NOT FPSPx2T; xFD1: FD PORT MAP (D=>FPSPx2L,C=>CLK,Q=>FPSPx2T); FPSPi<=not Q_FAZA(31); xFD2: FD PORT MAP (D=>FPSPi,C=>CLK,Q=>FPSPT); FPSP<=FPSPi; rma<=r_mi;-- or synhr; xsthptnew: sthptnew PORT MAP( res =>r_mi, SYNHR_1MS =>SYNHR, L => NEWCHIPS, clk => CLK, FPSP=>FPSPsi, q =>qout_hpt_1ms , HPT0=>HPT0, HPT15=>hpt15i ); hpt<=HPT0; hpt_1<=hpt15i; HVT_1<=hpt15i AND HVT0; xst_time_out: st_time_out PORT MAP( CLK =>CLK , ce=>csvt, memw=>memw, L=>Lvt, hpt =>HPT0 , res =>r_mi, synh =>synhr_1s , qout_time =>qout_vt_1s , HVT =>h_vt , HVT0 => HVT0 ); synhr<=synhr_1ms;-- or synhr_1s; --OR is in "kanal" hvt<=h_vt; --QREAD(41 DOWNTO 34)<=(OTHERS=>'0'); PROCESS (clk) BEGIN IF RISING_EDGE(CLK) THEN qread(31 downto 22)<=qout_vt_1s; pdpt<=qout_hpt_1ms; qread(21 downto 9)<=pdpt; accum1<= q_faza(31 downto 23); accum2<= accum1; qread(8 downto 0)<= accum2; END IF; END PROCESS; и вот второй модуль entity FORM_RM is Port ( MEMW,cs,n_kan : in std_logic; DA:IN STD_LOGIC_VECTOR(31 DOWNTO 0); -- x1MS : in std_logic; x50 : in std_logic; RES : in std_logic; R_M,rm1 : out std_logic ); end FORM_RM; architecture Behavioral of FORM_RM is SIGNAL VCC:STD_LOGIC:='1'; SIGNAL CLR,csa,R_Mi,RRM:STD_LOGIC:='0'; begin R_M<=R_Mi or res; rm1<=r_mi; xFDC: FDCE PORT MAP (D=>dA(0),ce=>csa,C=>MEMW,CLR=>clr ,Q=>R_Mi); xFDC1: FDC PORT MAP (D=>R_Mi,C=>x50,CLR=>RES ,Q=>RRM); clr<=RRM or res; csa<=n_kan and cs; end Behavioral; вот он ругается на задержки между xFDC1 и сигналом NEWCHIPS, это я выложил отдельные модули как весь проект показать я не знаю народ подскажите как уменьшить эти задержки уже только что не пробовал Возможно, ваша проблема решится установкой парой галочек в GUI ( например, включить Retiming регистров), а если нет, то тогда действительно, один из самых первых путей для оптимизации который приходит в голову, путь конвееризации: добавление дополнительных регистров. Но что бы добавлять регистры, надо знать куда добавлять, так что все равно вам надо понять в проекте откуда куда самый долгий путь. я не совсем понял что за GUI ??? у меня проект собирается через командную строку, а не через ISE. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба настройки оптимизации имеются ввиду, если бы через ISE делали, то поставили бы галочку, а так их надо задать командой... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
evgenz 0 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба настройки оптимизации имеются ввиду, если бы через ISE делали, то поставили бы галочку, а так их надо задать командой...а что за настройки??? а то я только что не перелапатил, ничего не помогает, или может какую литературу по этому поводу посоветуете?? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Amurak 0 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба Откройте разложенный проект в Plan Ahead и посмотрите где там че не проходит. А потом поставьте туда триггер (самое простое). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба вот он ругается на задержки между xFDC1 и сигналом NEWCHIPS, это я выложил отдельные модули как весь проект показать я не знаю народ подскажите как уменьшить эти задержки уже только что не пробовал для начала посмотрите, где у Вас самый большой дешифратор. И если можно, то полную дешифрацию замените на частичную.. Проверьте все асинхронные частоты, чтобы было правильное CDC... Потом посмотрите, где можно поставить конвейеры. Где можно, кучи регистров замените на память... Так же попробуйте убрать параллельную обработку и заменить ее на последовательную. И только потом - оптимизация настроек компилятора... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба Так же попробуйте убрать параллельную обработку и заменить ее на последовательную. вопрос: зачем? что оно даст? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба думаю убирет запасы на ожидание что все сигналы пришли. Чем длиннее регистр тем больше время ожидания прихода всех битиков... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 5 июня, 2014 Опубликовано 5 июня, 2014 · Жалоба думаю убирет запасы на ожидание что все сигналы пришли. Чем длиннее регистр тем больше время ожидания прихода всех битиков... Чем длиннее регистр тем больше каскадов логики от него навернется. Нарисуйте дешифратор адреса на 32 разряда... Сколько каскадов логики получите? А если делать частичную дешифрацию, то будет только один каскад.... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
evgenz 0 6 июня, 2014 Опубликовано 6 июня, 2014 · Жалоба народ вот что у меня выдает Timing Analyzer Timing constraint: TS_CHN = MAXDELAY FROM TIMEGRP "TNM_CHN" TO TIMEGRP "TNM_CHN" 18 ns; For more information, see From:To (Multicycle) Analysis in the Timing Closure User Guide (UG612). 1822320 paths analyzed, 62016 endpoints analyzed, 12401 failing endpoints 12401 timing errors detected. (12401 setup errors, 0 hold errors) Maximum delay is 45.447ns. -------------------------------------------------------------------------------- Slack (setup paths): -27.447ns (requirement - (data path - clock path skew + uncertainty)) Source: XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/XFDC1 (FF) Destination: XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/NEWCHIPS_12 (FF) Requirement: 18.000ns Data Path Delay: 45.447ns (Levels of Logic = 8) Clock Path Skew: 0.000ns Source Clock: X50 rising at 0.000ns Destination Clock: X50 rising at 20.000ns Clock Uncertainty: 0.000ns Maximum Data Path: XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/XFDC1 to XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/NEWCHIPS_12 Location Delay type Delay(ns) Physical Resource Logical Resource(s) ------------------------------------------------- ------------------- SLICE_X34Y85.YQ Tcko 0.720 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/RRM XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/XFDC1 SLICE_X34Y84.G4 net (fanout=1) 0.438 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/RRM SLICE_X34Y84.Y Tilo 0.608 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/CLR XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/CLR1 SLICE_X34Y106.SR net (fanout=1) 1.965 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/CLR SLICE_X34Y106.YQ Trq 1.529 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/RM1 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/XFDC SLICE_X55Y84.G1 net (fanout=3) 4.563 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XFORM_RM/RM1 SLICE_X55Y84.Y Tilo 0.551 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XRG_FPSP/_N0023 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/RESK1 SLICE_X40Y71.SR net (fanout=68) 4.360 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/RESK SLICE_X40Y71.XQ Trq 1.529 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/NEWSRNSI XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XREGOS/XFDC6 SLICE_X54Y85.F3 net (fanout=2) 1.817 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/NEWSRNSI SLICE_X54Y85.X Tilo 0.608 XCORRELATOR/XKANAL17/RESKAN XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XREGOS/CLR11 SLICE_X41Y121.SR net (fanout=4) 3.179 XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XREGOS/CLR1 SLICE_X41Y121.YQ Trq 1.529 XCORRELATOR/XKANAL17/DOS<11> XCORRELATOR/XKANAL17/XBLOC_REG_NKAN/XREGOS/QOUT_10 SLICE_X46Y74.F3 net (fanout=39) 8.457 XCORRELATOR/XKANAL17/DOS<10> SLICE_X46Y74.X Tilo 0.608 XCORRELATOR/XKANAL17/KT<2> XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/CENEWL1 SLICE_X44Y67.SR net (fanout=2) 1.333 XCORRELATOR/XKANAL17/KT<2> SLICE_X44Y67.XQ Trq 1.529 XCORRELATOR/XKANAL17/KT<0> XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/XFDCP SLICE_X102Y64.CE net (fanout=23) 9.522 XCORRELATOR/XKANAL17/KT<0> SLICE_X102Y64.CLK Tceck 0.602 XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/NEWCHIPS<12> XCORRELATOR/XKANAL17/XGEN_FRQ_KANNEW/NEWCHIPS_12 ------------------------------------------------- --------------------------- Total 45.447ns (9.813ns logic, 35.634ns route) (21.6% logic, 78.4% route) судя по этому отчету все асинхронные частоты у меня согласованы т.е. метастабильности отсутствуют пробовал делать дополнительные регистры, не особо помогло, особо больших дешифраторов так же как и мультиплексоров нету. что можно еще попробовать??? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 6 июня, 2014 Опубликовано 6 июня, 2014 · Жалоба оптимизатор, цель скорость, усилия на максимум пробовали? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться