coolbassnik 0 28 марта, 2014 Опубликовано 28 марта, 2014 · Жалоба Всем доброго времени суток. Только начинаю щупать CPLD ALTERA MAX-II, возник следующий вопрос. Какие нужно цеплять подтягивающие резисторы на JTAG разъем: 1) Нужны ли подтяжки на самой плате с CPLD или достаточно имеющихся в программаторе? 2) Какие именно выводы нужно подтягивать, и к питанию или земле ? 3) Какого номинала должны быть резисторы (предполагаю около 2-10 кОм)? 4) Будет ли влиять на работоспособность устройства если подтяжек на плате вообще не будет? Смотрел схемы в гугле, как-то у всех по-разному подключено, не могу найти истину. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 28 марта, 2014 Опубликовано 28 марта, 2014 · Жалоба Всем доброго времени суток. Только начинаю щупать CPLD ALTERA MAX-II, возник следующий вопрос. Какие нужно цеплять подтягивающие резисторы на JTAG разъем: 1) Нужны ли подтяжки на самой плате с CPLD или достаточно имеющихся в программаторе? 2) Какие именно выводы нужно подтягивать, и к питанию или земле ? 3) Какого номинала должны быть резисторы (предполагаю около 2-10 кОм)? 4) Будет ли влиять на работоспособность устройства если подтяжек на плате вообще не будет? Смотрел схемы в гугле, как-то у всех по-разному подключено, не могу найти истину. А разве в даташитах/описаниях это не пишется? В примерах схем для отладочных плат этого нет? Подсказка: Первоисточник сайт альтеры и поиск там Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SM 0 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба JTAG Pins Pull Up/Down Noise at the JTAG pins, whether the device is in ISP or user mode, or during power-up, can cause the device to go into an undefined state or mode. Altera recommends pulling the TCK pin low and the TMS pin high through a 10-k Ω resistor. The JTAG circuitry is activated when VCCINT is powered up. If the TMS and TCK pins that are connected to VCCIO and VCCIO are not powered up, the JTAG signals are left floating. Any transition on the TCK pin can cause the JTAG state machine to transition to an unknown state, leading to incorrect operation when VCCIO is finally powered up. To disable the JTAG state machine during power-up, the TCK pin should be pulled low to ensure that an inadvertent rising edge does not occur on TCK pin. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
coolbassnik 0 29 марта, 2014 Опубликовано 29 марта, 2014 (изменено) · Жалоба JTAG Pins Pull Up/Down Noise at the JTAG pins, whether the device is in ISP or user mode, or during power-up, can cause the device to go into an undefined state or mode. Altera recommends pulling the TCK pin low and the TMS pin high through a 10-k Ω resistor. The JTAG circuitry is activated when VCCINT is powered up. If the TMS and TCK pins that are connected to VCCIO and VCCIO are not powered up, the JTAG signals are left floating. Any transition on the TCK pin can cause the JTAG state machine to transition to an unknown state, leading to incorrect operation when VCCIO is finally powered up. To disable the JTAG state machine during power-up, the TCK pin should be pulled low to ensure that an inadvertent rising edge does not occur on TCK pin. Благодарю! В примерах схем для отладочных плат этого нет? В примерах, тех что я видел по крайней мере, подтяжки находятся на всех линиях JTAG к VCC. А как оказывается не обязательно ставить подтяжки на все линии. А разве в даташитах/описаниях это не пишется? Может и пишется, просто сложно найти. На сайте ALTERA по каждому семейству целая куча документации, сложно определить где искать ответ на этот вопрос, поэтому задал здесь. Изменено 29 марта, 2014 пользователем coolbassnik Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 3 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба В примерах, тех что я видел по крайней мере, подтяжки находятся на всех линиях JTAG к VCC. А как оказывается не обязательно ставить подтяжки на все линии. Может и пишется, просто сложно найти. На сайте ALTERA по каждому семейству целая куча документации, сложно определить где искать ответ на этот вопрос, поэтому задал здесь. TCK к gnd тянут. Даже если есть внутри, внешние видимо не мешают. Ибо в цепочке могут быть и другие кристаллы без внутренней подтяжки. http://www.altera.com/literature/hb/max2/max2_mii51013.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
coolbassnik 0 29 марта, 2014 Опубликовано 29 марта, 2014 · Жалоба Вот пример довольно не слабо раскрученного проекта, вроде человек не глупый, много проектов на Альтере сделал, но наверное тоже даташит недочитал как и я :05: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
zambezi 0 29 марта, 2014 Опубликовано 29 марта, 2014 (изменено) · Жалоба Можно найти еще 1000 ссылок на "опытных специалистов", но правильный путь это взять руководство по программированию от Altera на конкретное семейство и схему референс дизайна также от Altera. Эти два документа дадут Вам абсолютно однозначные рекомендации как именно надо работать с JTAG. Поиск информации на MAXII занял 16 минут с инсталляцией кита и выкладыванием схемы сюда Handbook на MAXII http://www.altera.com/literature/hb/max2/max2_mii5v1.pdf Application notes на проектирование JTAG на MAXII http://www.altera.com/literature/an/an100.pdf http://www.altera.com/literature/an/an428.pdf Кит на MAXII http://www.altera.com/products/devkits/alt...l#documentation Схему из которого прикрепляю. MAX_II_board_schematics.pdf Изменено 29 марта, 2014 пользователем zambezi Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
zombi 0 1 апреля, 2014 Опубликовано 1 апреля, 2014 · Жалоба ... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
