Jump to content

    

Бесплатная программа, генерирующая плату с разводкой из модели на языке VHDL

Не буду обсуждать адекватность реальности поставленной задачи.... Может это первоклашка решил в технике разобраться или.....

мало-ли что у них там творится - в секретном бункере ядерных исследований... мож там людей по 20 лет наверх не выпускают...и куски урана везде валяются :)

-----------

Чисто спорта ради могу предложить такой вариант "генерации PCB с VHDL"

1) Описываем проект на VHDL, и верифицируем его в UVM.

2) Создаём .LIB \ .LEF файлы для К155 серии (с их внутренними задержками и т.п)

Также создаём TECH.LEF (технологические ограничения) для PCB и .QRC (описание паразитных RC в PCB)

3) делаем ASIC SP&R в Cadence (ну или Synopsys)

тулза обеспечит выполнение STA правил и сгенерит PCB топологию.

Вуаля!

------------

PS.

Совет посмотреть VHDL в RTL вьювере а потом перерисовать схему с экрана в P-CAD и сделать PCB плохой...

Если есть тригера, то кто вам выполнит и проконтролирует STA требования на PCB , кто-клок три построит и как?

При невыполнении правил STA , понижение частоты не поможет никак....

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this