[proton17 0]

Всем привет! Столкнулся с такой проблемой: есть плата на присутствует следующая цепочка XCF32 -> Virtex-4 FX140 -> IDT72T18125 (FIFO). Соединенны правильно) Подключаю Xilinx USB Platform Cabel II, запускаю iMPACT 13.3, пытаюсь инициализировать цепочку и вместо ожидаемых устройств получаю Unknow Bypass... Кто-нибудь сталкивался с похожими проблемами? Хотел добавить, что на предыдущей реализации платы FIFO в цепочке отсутствовало, так что валю все на него, но возможности его закоротить нет, к сожалению, только выпаять, а это не желательно.

[Raven 8]

А что iMPACT'овский JTAG debugger показывает при прогоне запроса IDCODE?

[proton17 0]

Debugger-ом пока не копал, дело уже вечером было, а сейчас плата на работе. Первым делом пытался найти ошибки подключения, так как плата только со сборки... Но завтра утром сразу посмотрю.

Изменено 11 декабря, 2013 пользователем proton17

[o_khavin 0]

Хотел добавить, что на предыдущей реализации платы FIFO в цепочке отсутствовало, так что валю все на него, но возможности его закоротить нет, к сожалению, только выпаять, а это не желательно.

Два джампера пожалели поставить - и вот результат.

[proton17 0]

Два джампера пожалели поставить - и вот результат.

 

Спасибо за очень ценное замечание. Но разработчик платы не я, хотя и сам бы мог об этом не подумать.

 

А что iMPACT'овский JTAG debugger показывает при прогоне запроса IDCODE?

 

Тест не проходит

 

ERROR:iMPACT - Bsdl reader is not available for device 1.

The bsdl for device 'unknown' is out of date. Please check your installation.

 

 

Снятие осциллограммы на пине TDO разъема JTAG (это как раз выход TDI FIFO) показало следующие, переход из 1 в 0, затем несколько коротких посылок, пауза в ~50мс (JTAG 1.5 МГц), затем еще посылка и переход в 1. Посылки сопровождались импульсами на TCK.

[litv 0]

видимо Вы не включили jtag в fifo. Это нужно управлять сигналом TRST.

 

TRST is an asynchronous reset pin for the JTAG controller. The JTAG TAP controller does not automatically

INPUT reset upon power-up, thus it must be reset by either this signal or by setting TMS= HIGH for five TCK cycles.

If the TAP controller is not properly reset then the FIFO outputs will always be in high-impedance. If the JTAG

function is used but the user does not want to use TRST, then TRST can be tied with MRS to ensure proper

FIFO operation. If the JTAG function is not used then this signal needs to be tied to GND.

 

[proton17 0]

видимо Вы не включили jtag в fifo. Это нужно управлять сигналом TRST.

 

TRST is an asynchronous reset pin for the JTAG controller. The JTAG TAP controller does not automatically

INPUT reset upon power-up, thus it must be reset by either this signal or by setting TMS= HIGH for five TCK cycles.

If the TAP controller is not properly reset then the FIFO outputs will always be in high-impedance. If the JTAG

function is used but the user does not want to use TRST, then TRST can be tied with MRS to ensure proper

FIFO operation. If the JTAG function is not used then this signal needs to be tied to GND.

 

Уже была такая мысль, посмотрел схему, там TRST соединен с MRS и подключен к выводу ПЛИС без всяких утяжек, т.е. по идеи на нем Z. Пробовал через импакт подать последовательность 5 TCK при TMS=1. Не помогло. А соединение между всеми вывода разработчик заботливо упрятал во внутренние слои(((

[litv 0]

просто 1 попробуйте хотя бы на TRST.

[proton17 0]

просто 1 попробуйте хотя бы на TRST.

 

У ПЛИС и FIFO BGA корпуса, и все соединения выполнены во внутренних слоях. Сейчас посмотрю на тему подпайки к переходному отверстию.

[iosifk 3]

...в ~50мс (JTAG 1.5 МГц), затем еще посылка и переход в 1. Посылки сопровождались импульсами на TCK.

 

Подождите паять...

Для начала уменьшите частоту работы по JTAG хотя бы на порядок ...

Посмотрите что получится... Посмотрите осциллом импульсы данных и клоков. Может быть они имеют плохие фронты и на высокой частоте работать не будут...

Проверьте, как сделано согласование по импульсам и какую предельную частоту могут дать микросхему в цепочке...

Дайте "байпасс" и хотябы просто погоняйте импульсы...

[proton17 0]

Подождите паять...

Для начала уменьшите частоту работы по JTAG хотя бы на порядок ...

Посмотрите что получится... Посмотрите осциллом импульсы данных и клоков. Может быть они имеют плохие фронты и на высокой частоте работать не будут...

Проверьте, как сделано согласование по импульсам и какую предельную частоту могут дать микросхему в цепочке...

Дайте "байпасс" и хотябы просто погоняйте импульсы...

 

Частоту уже понижал до 750 KHz, дальше некуда :rolleyes: , ФИФО должно на 10 МГц работать, а связка память+плис на прошлой плате без проблем работала и на более высоких. Импульсы смотрел, форма нормальная, завалов и прочих бяк не обнаружено. Плату отдал на доработку. Может заработает)

 

[iosifk 3]

Частоту уже понижал до 750 KHz, дальше некуда :rolleyes: , ФИФО должно на 10 МГц работать, а связка память+плис на прошлой плате без проблем работала и на более высоких. Импульсы смотрел, форма нормальная, завалов и прочих бяк не обнаружено. Плату отдал на доработку. Может заработает)

 

Дело в том, что "10 МГц работать" - это когда сигналы щупами подаются на микросхему без платы. А на плате 3-х вольтовые сигналы запустить даже выше 1 Мгц бывает трудно...

Напишите, как дело пойдет...

 

[proton17 0]

Подтяжка TRST и MRS к питанию через 4к не помогла(((

[Raven 8]

А логи на различные тестовые команды iMPACT'а можете привести? Он же в консоль не только сообщение об ошибке пишет, но и подробности вроде - что засылал, что получил...

[o_khavin 0]

Спасибо за очень ценное замечание. Но разработчик платы не я, хотя и сам бы мог об этом не подумать.

 

Снятие осциллограммы на пине TDO разъема JTAG (это как раз выход TDI FIFO) показало следующие, переход из 1 в 0, затем несколько коротких посылок, пауза в ~50мс (JTAG 1.5 МГц), затем еще посылка и переход в 1. Посылки сопровождались импульсами на TCK.

 

Ну извините. Пошлите письмо с белым порошком разработчику платы. :)

Если до TDO что-то добегает и фронты культурные, то для начала стоит проверить другой экземпляр платы. Может где-то неприпай ног или битая микросхема. Вторым этапом будет изучение сигналов на линиях JTAG-а при помощи логического анализатора и разучивание машины состояний перед сном. Я это в своё время проходил. После недели тренировок читал команды прямо с экрана анализатора и находил ошибки.