Jump to content

    

Recommended Posts

Дорожки и правда неважно выглядят, но если бы там какая то грязь наводилась или звенело - то скорее всего мусор бы был не только в местах изменения знака. Плохо что этот прибор не имеет возможности генерировать тестовые паттерны, так что придется отлаживать его по шумам. Настройте смещение ацп так, чтоб среднее значение шума было как можно ближе к нулю. При неправильных таймингах вместо красивого шума будет куча некрасивых иголок, как на вашей картинке в момент перехода через ноль. Ну и покажите как вы настраиваете тайминги offset in на сигналы шины ацп. Хуже всего, если там вследствие некорректной разводки возник перекос по шине, хотя по картинке его вроде не наблюдается. Этот перекос придется врукопашную выравнивать при помощи idelay

Share this post


Link to post
Share on other sites

Надо бы рассчитать окно где данные валидны, посмотреть как ложится на него такт. Как я понимаю дорожки выровнены, но не понятно что по другую сторону разъема. У этого АЦП всетаки есть немного настроек, можно попробовать повыдавать тестовые последовательности, а также поменять формат данных на беззнаковый, может быть это будет полезным. И кстати, а ничего что АЦП максимум до 1 ГГц. На какой частоте пропадают выбросы?

Share this post


Link to post
Share on other sites
Как я понимаю дорожки выровнены, но не понятно что по другую сторону разъема.

И учтен ли разбег в длине связей в чипе Спартана - от шарика до кристалла?

Edited by faa

Share this post


Link to post
Share on other sites

И ещё одинг вопрос: какова последовательность программирования регистров ADS5400? У меня складывается такое ощущение, что мы не можем его корректно запрограммировать. По поводу последовательности программирования регистров в даташите нничего не сказано. Мы программируем их в прямом порядке (1-й, 2-й и т.д.). А по другую сторону разъёма у нас немецкий микромодуль от Trenz Electronics GigaBee TE0600 со spartan-6 xc6slx150. И ещё вопрос: в каком ПО лучше получится симулировать прохождение цифрового сигнала по шинам на плате с учётом влияния физических параметров линий передачи данных на длины фронтов, амплитуды сигналов, рассчитать время их прохождения друг относительно друга?

 

А дорожки выравнивались. Максимальная разность в длине их составляет 10 мм относительно друг друга. Единственное, влияние кривизны их на целостность сигнала. Оно не рассчитывалось.

Share this post


Link to post
Share on other sites

Так и остался вопрос, почему вы решили что на 1024 МГц будет работать без сбоев. При каких значениях тактовой исчезают выбросы?

Share this post


Link to post
Share on other sites
Так и остался вопрос, почему вы решили что на 1024 МГц будет работать без сбоев. При каких значениях тактовой исчезают выбросы?

На 512 МГц работает идеально. А решил, что на 1024 МГц будет работать без сбоев на основании технической документации (конкретно, XAPP1064, UG381).

Share this post


Link to post
Share on other sites

Нет, вы не поняли. АЦП по документации может работать на 1ГГц максимум.

Share this post


Link to post
Share on other sites

Включите генератор тестового паттерна (регистр 6 биты 6,7 Data Output Mode 11 toggling test pattern) и крутите фазу клока (регистр 3 Fine Clock Phase Adjustment) определите границы устойчивого приема каждого бита. Т е. подстройкой фазы добейтесь перехода 0 в 1 и 1 в 0 на каждой отдельной линии данных и найдите среднее значение. Понадобится написать свой софт с гистограммой. Потом выберете оптимальное значение для всех линий. Или прийдется вносить задержки в дизайн ПЛИС, если фронты по разным линиям данных налазять друг на друга из-за ошибок в разводке платы.

Да, оптимальная фаза плывет с температурой кристалла- поэтому неплохо бы составить табличку оптимальный фазы в зависимости от температуры кристалла (регистр 8). И предусмотреть процедуру самокалибровки в фирмвари прибора- ХЗ, как фаза будет менятся при старении кристалла.

Share this post


Link to post
Share on other sites
Включите генератор тестового паттерна (регистр 6 биты 6,7 Data Output Mode 11 toggling test pattern) и крутите фазу клока (регистр 3 Fine Clock Phase Adjustment) определите границы устойчивого приема каждого бита. Т е. подстройкой фазы добейтесь перехода 0 в 1 и 1 в 0 на каждой отдельной линии данных и найдите среднее значение. Понадобится написать свой софт с гистограммой. Потом выберете оптимальное значение для всех линий. Или прийдется вносить задержки в дизайн ПЛИС, если фронты по разным линиям данных налазять друг на друга из-за ошибок в разводке платы.

Да, оптимальная фаза плывет с температурой кристалла- поэтому неплохо бы составить табличку оптимальный фазы в зависимости от температуры кристалла (регистр 8). И предусмотреть процедуру самокалибровки в фирмвари прибора- ХЗ, как фаза будет менятся при старении кристалла.

 

Фаза клока в этом АЦП меняется для УВХ, а не для цифровых данных на выходе. Это нужно для включения нескольких АЦП в параллель, так что не надо ничего крутить - не поможет. А вот паттерны погонять, частоту снизить до 1000 МГц стоит.

Share this post


Link to post
Share on other sites

Я бы всё-таки посмотрел в сторону верификации проекта для Spartan-6 - уж больно скорости высокие, возможны глюки при двенадцати 0.

Глюк АЦП маловероятен и его легко выловить, а вот во внутренних цепях ПЛИС и на меньших частотах часто проблемы возникают.

Если верификация не даст результатов - выведите тестовую параллельную шину на LVDS, если есть такая возможность, там всё увидите.

Share this post


Link to post
Share on other sites
Фаза клока в этом АЦП меняется для УВХ, а не для цифровых данных на выходе. Это нужно для включения нескольких АЦП в параллель, так что не надо ничего крутить - не поможет. А вот паттерны погонять, частоту снизить до 1000 МГц стоит.

Сорри, недочитал даташит. Жалко, что такой полезный блок и для цифровой части не реализован. Мы в процессе отладки крутили задержку по фазе средствами клок-дистрибьютора.

Share this post


Link to post
Share on other sites
Guest
This topic is now closed to further replies.
Sign in to follow this