Jump to content

    
Sign in to follow this  
Koluchiy

Как в тестбенче вставлять помехи в двунаправленный сигнал?

Recommended Posts

Здравствуйте, уважаемые гуру.

 

Имеем тестбенч для проекта, содержащего контроллер DDR3, а также модель этой самой памяти DDR3.

Ну, вроде работает.

 

Надо в двунаправленные сигналы данных запустить помех, т.е. в моменты времени, выбранные по некоему алгоритму,

который я буду брать с потолка или еще откуда, исказить эти самые двунаправленные сигналы.

 

Как искажать однонаправленные сигналы, понятно - сделал XOR с сигналом ошибки, и всё.

Как искажать двунаправленные?

 

Есть ли для этого какие функции в Verilog или Modelsim/Questa?

 

Всем заранее спасибо за ответы.

Share this post


Link to post
Share on other sites

Здравствуйте.

Посмотрите, как реализован элемент WireDelay в модели для MIGа DDR3. Скорее всего, его можно как-нибудь синхронизировать с клоком и добавить помеху.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this