Mad_kvmg 0 22 мая, 2012 Опубликовано 22 мая, 2012 · Жалоба Доброго времени суток! Через define (для verilog ) или generic (для vhdl) в модуль передаю параметр. В зависимости от этого параметра часть кода создается либо одним способом, либо другим. Каждый из вариантов хотелось бы по своему законстрейнить, то-есть в ucf нужно ввести параметр. Побеждал ли кто такую штуку? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
GaLaKtIkUs™ 0 22 мая, 2012 Опубликовано 22 мая, 2012 · Жалоба Доброго времени суток! Через define (для verilog ) или generic (для vhdl) в модуль передаю параметр. В зависимости от этого параметр часть кода создается либо одним способом, либо другим. Каждый из вариантов хотелось бы по своему законстрейнить, то-есть в ucf нужно ввести параметр. Побеждал ли кто такую штуку? Предлагаю Вам для этого полльзоваться TCL для генерации UCF. Изучаете SDF, он будет стандартным в vivado. А из SDF+TCL получится настоящая магия :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 14 23 мая, 2012 Опубликовано 23 мая, 2012 · Жалоба Через define (для verilog ) или generic (для vhdl) в модуль передаю параметр. В зависимости от этого параметр часть кода создается либо одним способом, либо другим. Каждый из вариантов хотелось бы по своему законстрейнить, то-есть в ucf нужно ввести параметр. Это делается не в ucf, а в настройках синтезатора. Ищите в мануале на используемый вами синтезатор, как задавать generic извне кода. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
