Jump to content

    
Sign in to follow this  
Dimmrf

Ну никак! Gate level simulation

Recommended Posts

Неделю мучаюсь - спасите!

Проект написан для МАХ3000 в Quartus

Состоит всего из одного элемента "И"

Преобразовал головной файл из схемы в VHD.

Настроил и запустил RTL simulaton

Всё работает.

Не работает Gate level simulation. Запускаю из Quartus

Выдает:

Info: ModelSim-Altera Info: # Loading instances from pr2_vhd.sdo

Error: ModelSim-Altera Error: # ** Error: (vsim-SDF-3250) pr2_vhd.sdo(0): Failed to find INSTANCE '/pr2'.

Error: ModelSim-Altera Error: # ** Error: (vsim-SDF-3894) : Errors occured in reading and resolving instances from compiled SDF file(s).

 

На форумах нашел, что Instance задается в настройках Quartus

Design instance name in test bench

Что я только туда не писал. И файлы с путями, и пути и подкаталоги.

Вообще судя по рекомендациям с форумов туда нужно вписать название компонента, который является объектом тестирования (в файле для тестирования). У меня тестируется PR2.vhd

 

В файле тестирования он идет как pr2:

 

COMPONENT pr2

PORT (

C1 : IN STD_LOGIC;

C2 : IN STD_LOGIC;

Q1 : OUT STD_LOGIC

);

END COMPONENT;

 

Короче должно работать.... а... не работает!

post-70725-1331467525_thumb.png

Edited by Dimmrf

Share this post


Link to post
Share on other sites

Мнда. Пока так и не понятно в чем мой косяк. По-тихоньку преобразую этот пример в мой. На каком-то этапе всё-таки должна всплыть причина.

 

Похоже это как-то связано с пунктом Setting\Simlation\Format for output netlist

Когда стоит VHDL - выдает мою ошибку

Когда Verilog HDL - что-то друое.

В последнем случае: Если файл описания теста написан на verilog, то все нормально, а если на VHDL - выдает какую-то ошибку.

Буду разбираться дальше

 

Так и не хочет на VHDL тест запускать

выдаёт теперь

# ** Error: (vsim-SDF-3250) counter_a_vhd.sdo(54): Failed to find INSTANCE '\clk~input\'.

# ** Error: (vsim-SDF-3250) counter_a_vhd.sdo(44): Failed to find INSTANCE '\q~output\'.

 

(clk у меня это вход, q-это выход)

 

Чувствуется придется verilog изучать

Share this post


Link to post
Share on other sites
Мнда. Пока так и не понятно в чем мой косяк. По-тихоньку преобразую этот пример в мой. На каком-то этапе всё-таки должна всплыть причина.

 

Похоже это как-то связано с пунктом Setting\Simlation\Format for output netlist

 

У меня, как раз, в моделсим альтера вообще ничего не моделировалось, если устанавливал выходные файлы из Квартуса в формате Verilog. Дай ему VHDL и всё!

Share this post


Link to post
Share on other sites
У меня, как раз, в моделсим альтера вообще ничего не моделировалось, если устанавливал выходные файлы из Квартуса в формате Verilog. Дай ему VHDL и всё!

Думаю, что нет разницы, на каком языке описан проект. "Ничего не модулируется" из-за ошибок.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this