Перейти к содержанию
Поиск
    

Verilog, VHDL, AHDL, SystemC, SystemVerilog и др.

В форуме 3 323 темы

Языки проектирования на ПЛИС (FPGA)

  1.  
    Название темы
    Автор
    Статистика
    Последнее сообщение

  2. Verilog - wait, repeat. Подскажите, что не так

    Koluchiy
    • 4 ответа
    • 486 просмотров

  3. Деление двоичных чисел с плавающей точкой

    SarBon88
    • 7 ответов
    • 668 просмотров

  4. Сортировка массива одной асинхронной схемой

    Вадим Н.
    • 6 ответов
    • 585 просмотров

  5. serial to parallel (vhdl)

    Maverick_
    • 5 ответов
    • 401 просмотр

  6. Создание I2C slave без дополнительного клока

    Doka
    • 10 ответов
    • 628 просмотров

  7. Инициализация памяти содержимым hex-файла

    Zuse
    • 14 ответов
    • 778 просмотров

  8. реализация IIR - 3 порядка

    Maverick_
    • 8 ответов
    • 691 просмотр

  9. ошибка в ISIM vivado

    Maverick_
    • 2 ответа
    • 333 просмотра

  10. pipeline delay

    Maverick_
    • 12 ответов
    • 945 просмотров

  11. Декодирование кода Хэмминга [7,4] на ПЛИС

    AngelicQuasar
    • 5 ответов
    • 640 просмотров

  12. проблема с симуляцией в isim (vivado)

    Maverick_
    • 2 ответа
    • 411 просмотр

  13. Verilog, переменные в индексах массивов

    Jackov
    • 7 ответов
    • 716 просмотров

  14. найти 2 максимума в потоке 1 2

    Maverick_
    • 15 ответов
    • 1 295 просмотров

  15. Расходятся результаты моделирования и синтеза

    OparinVD
    • 5 ответов
    • 518 просмотров

  16. VHDL, не могу найти красивого решения

    OparinVD
    • 4 ответа
    • 664 просмотра

  17. Помощь с core atan 1 2

    Maverick_
    • 17 ответов
    • 1 615 просмотров

  18. Вызов одного и того же инстанса из нескольких модулей

    manchini
    • 9 ответов
    • 1 081 просмотр

  19. Что лучше в VHDL case или if-elsif

    jenya7
    • 6 ответов
    • 813 просмотра

  20. fft vivado 2019.1

    Maverick_
    • 3 ответа
    • 688 просмотров

  21. Объявление генериков

    jenya7
    • 3 ответа
    • 473 просмотра

  22. Verilog объявление глубины массивов

    dimka76
    • 3 ответа
    • 480 просмотров

  23. Современное синхронное/асинхронное проектирование и моделирование 1 2 3 4

    krux
    • 45 ответов
    • 3 687 просмотров

  24. "Слепок" проекта для занесения в RTL

    Zversky
    • 12 ответов
    • 1 232 просмотра

  25. DCT vhdl

    kola
    • 7 ответов
    • 821 просмотр

  26. Как правильно описать мультиплексор

    Вадим Н.
    • 12 ответов
    • 1 315 просмотров

0 участников просматривают этот форум

0 участников, 0 гостей, 0 скрытых участников.

Модерируется

aosp , vetal , des00

Обозначения

Открытая тема (есть новые ответы) Открытая тема (нет новых ответов)
Горячая тема (есть новые ответы) Горячая тема (нет новых ответов)
Опрос (есть новые ответы) Опрос (нет новых ответов)
Рекомендованная тема Закрепленная тема
Тема закрыта Тема перемещена

  • Последние посетители   0 пользователей онлайн

    • Ни одного зарегистрированного пользователя не просматривает данную страницу
×
×
  • Создать...